1.一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：由嵌入式处理器，FPGA芯片和DVI编码芯片组成；
嵌入式处理器处理生成的图像画面数据存入在内存中开辟的指定的帧缓存区域；嵌入式处理器控制FPGA芯片通过PCIe总线以Bus Master DMA方式从嵌入式处理器内存中指定的帧缓存区域逐像素读取数据；FPGA芯片实现数据串并转换及提取有效像素数据，并根据设定的分辨率按照VESA标准的输出RGB并行视频数据；FPGA芯片输出的RGB并行视频数据通过DVI编码芯片实现DVI视频数据的输出。
2.根据权利要求1所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：所述帧缓存区域为物理地址连续的帧缓存区域。
3.根据权利要求1所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：一帧图像数据通过DMA数据传输的次数由图像大小和一次DMA传输的字节数决定；每次DMA传输开始时机由FPGA芯片产生的表示上一次传输数据输出即将完成的中断信号触发。
4.根据权利要求3所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：一次DMA传输最大不超过4096bytes，能够通过多次DMA传输完成一帧图像数据的传输。
5.根据权利要求1所述一种用于嵌入式处理器扩展DVI显示输出的电路，其特征在于：FPGA芯片采用串行流水线架构实现数据串并转换、有效像素数据的提取以及按照VESA标准的输出并行RGB视频数据。
6.一种用于嵌入式处理器扩展DVI显示输出的方法，其特征在于：包括以下步骤：
步骤1：在嵌入式处理器运行内存中开辟一段物理地址连续的区域作为帧缓存区域；
步骤2：通过嵌入式处理器将处理生成的图像数据放入所述帧缓存区域；
步骤3：嵌入式处理器控制FPGA芯片利用PCIe总线以Bus Master DMA方式从所述的帧缓存区域逐像素读取图像数据，一次DMA传输最大不超过4096bytes；
步骤4：在FPGA芯片中实现数据串并转换及有效像素数据提取，并根据设定的分辨率输出符合VESA标准的并行RGB数据；
步骤5：待上次DMA传输像素数据即将输出完时，以中断方式通知嵌入式处理器，并开始下一次DMA数据传输；
步骤6：重复步骤3～步骤5；直至一帧图像数据传输完成；
步骤7：重复步骤6，实现图像数据的连续显示输出。