一种复数除减运算速度比较与显示装置的制作方法

本实用新型属于复数运算控制的设备或装置技术领域，具体涉及到一种复数除减运算速度比较与显示装置。

背景技术：

复数在电学、流体力学等得到了发展，复数是数学计算中经常用到的。研究复数运算，提高复数的运算速度很有意义。为此，学校也开有相关的专业课，产生复数除减运算平台。产生复数除减运算的实验平台也很多，主要存在以下几种：1.基于单片机的复数除减运算实验平台；2.基于ARM处理器的复数除减运算实验平台；3.基于DSP的复数除减运算实验平台等。这些复数除减运算实验平台存在以下不足：复数除减运算实验平台相互独立；不能直观地研究出复数除减运算的速度；未能锻炼学生综合分析能力；未能充分地激发学生的全局意识、提高学生认识。

技术实现要素：

本实用新型所要解决的技术问题在于克服上述复数除减运算实验平台的不足,提供一种复数除减运算速度比较与显示装置，这种装置能直观地看出复数除减运算速度快慢，提高学生的认识及创新能力。

解决上述技术问题采用的技术方案是：

由于本实用新型采用控制器电路产生复数除减运算，当开始复数除减运算时，集成电路U2发出开始脉冲信号，信号从集成电路U2的引脚56输出，同时，报警电路启动，高电平信号从集成电路U2的引脚38输出，输入到发光二级管D2，点亮D2；当结束复数除减运算时，集成电路U2发出结束脉冲信号，信号从集成电路U2的引脚55输出，同时，报警电路启动，低电平信号从集成电路U2的引脚38输出，输入到发光二级管D2，关闭D2。

采用FPGA电路产生复数除减运算，当FPGA内部的复数除减运算开始时，点亮发光二级管D1，指示FPGA电路产生复数除减运算开始；当FPGA电路完成复数除减运算时，关闭D1，同时FPGA电路根据集成电路U2发送来的开始，及结束信号，计算出控制器电路电路进行复数除减运算所需的时间t1，并计算出自身产生的复数除减运算所需时t2，进而求出复数除减运算的时间差t＝t1-t2；与此同时，启动LCD显示逻辑，将复数除减运算的时间差t显示在LCD1602上。该装置设计合理、控制简单、外围元件少，直观地看出复数除减运算速度快慢，可应用于运算复数运算及速度优化装置。

附图说明

图1是本实用新型电气原理方框图。

图2是控制器电路，报警电路的电子线路原理图。

图3是FPGA电路，显示电路的电子线路原理图。

具体实施方式

下面结合附图和实施例对本实用新型做进一步详细说明，但本实用新型不限于这些实施例。

实施例1

在图1中，本实用新型一种复数除减运算速度比较与显示装置由控制器电路,FPGA电路，显示电路，报警电路连接构成。其中，控制器电路产生一种复数运算的启动，及停止脉冲信号，用于计算复数运算的时间；报警电路，指示复数运算的时间，该电路的输入端接控制器电路的输出端；FPGA电路，实现硬件复数除减运算，该电路的输入端接控制器电路的输出端；显示电路，显示出复数除减运算的时间差值，该电路的输入端接FPGA电路的输出端。

在图2中，本实施例的控制器电路由集成电路U2，电容C1，C2，C3，电阻R1，无源晶振Y1连接构成。其中，集成电路U2的型号为C8051F010，集成电路U2的引脚18，19接无源晶振Y1的两端，电容C1的一端接地，电容C1的另一端接集成电路U2的引脚18，电容C2的一端接地，电容C2的另一端接集成电路U2的引脚19，集成电路U2的引脚20接电阻R1，电容C3的一端，电阻R1，电容C3的另一端接地，集成电路U2的引脚16,17,62,31,40接3V，集成电路U2的引脚41,30,61,5,15接地。

报警电路是由电阻R2，R3，发光二极管D2,D1连接构成，其中，电阻R2的一端接集成电路U2的引脚38，电阻R2的另一端接发光二极管D2的一端，发光二极管D2的另一端接地；电阻R3的一端接集成电路U1的引脚P6，电阻R3的另一端接发光二极管D1的一端，发光二极管D1的另一端接地。

在图3中，本实施例的FPGA电路由集成电路U1、有源晶振Y2连接构成。其中，集成电路U1的型号为EP2C15AF256C6，有源晶振Y2的型号为JHY50M，集成电路U1的引脚J2接Y2的引脚4，Y2的引脚1接3V,Y2的引脚3接地，集成电路U1的引脚F10,G7,G9，G11，H7,H10，H11，J6，J7，J10，K6，K8，K10，E5，F11，L6，M12接1.2V,集成电路U1的引脚B1,G3,A2,C7,E7,A15,C10,E10,B16,G14,K14,R16，M7，M10，P7，P10，T2，T15接3V,集成电路U1的引脚E12，F6，L11，M5接模拟1.2V集成电路U1的引脚A1，A16，B15，C8，C9，D5，D12，E6，E8，E9，E11，F5，F8，F12，G6，G8，G10，H3，H6，H8，H9，H14，J3，J8，J9，J11，J14，K7，K9，K11，L5，L9，L10，L12，M6，M8，M9，M11，N5，N12，P8，P9，R2，R15，T1，T16接地。

显示电路是由连接器J1，集成电路U1连接构成，其中，连接器J1接LCD1602显示器，显示出复数除减运算的时间差。其中，连接器J1的引脚1,3,16接地，连接器J1的引脚2，15接3V,连接器J1的引脚4接集成电路U1的引脚R14，连接器J1的引脚5接集成电路U1的引脚K13，连接器J1的引脚6接集成电路U1的引脚N13，连接器J1的引脚7接集成电路U1的引脚N14，连接器J1的引脚8接集成电路U1的引脚P15，连接器J1的引脚9接集成电路U1的引脚P16，连接器J1的引脚10接集成电路U1的引脚N15，连接器J1的引脚11接集成电路U1的引脚N16，连接器J1的引脚12接集成电路U1的引脚M14，连接器J1的引脚13接集成电路U1的引脚P14，连接器J1的引脚14接集成电路U1的引脚M15。

本实用新型的工作原理如下：

系统上电，控制器电路中无源晶振起振，产生系统时钟，给控制器电路提供时钟信号，集成电路U2开始工作；与此同时，有源晶振Y2产生时钟信号，给FPGA电路产生时钟信号，集成电路U1开始工作。集成电路U2由软件产生复数除减运算当开始复数除减运算时，集成电路U2发出开始脉冲信号，信号从集成电路U2的引脚56输出，同时，报警电路启动，高电平信号从集成电路U2的引脚38输出，输入到发光二级管D2，点亮D2；当结束复数除减运算时，集成电路U2发出结束脉冲信号，信号从集成电路U2的引脚55输出，同时，报警电路启动，低电平信号从集成电路U2的引脚38输出，输入到发光二级管D2，关闭D2。

与此同时，集成电路U1由硬件电路产生复数除减运算，当FPGA内部的复数除减运算开始时，集成电路U1产生报警脉冲信号，信号从集成电路U1的引脚P6输出，经过电阻R3，输入到发光二级管D1,点亮发光二级管D1，指示FPGA电路产生复数除减运算开始时间T1；当FPGA电路完成复数除减运算时，关闭D1，计算出复数除减运算结束时间T2。

此后，集成电路U1计算控制器产生的复数除减运算的时间：FPGA电路根据集成电路U2发送来的开始脉冲信号，及结束脉冲信号，其中，开始脉冲信号从集成电路U2的引脚56输出，输入到集成电路U1的引脚T8，结束脉冲信号从集成电路U2的引脚55输出，输入到集成电路U1的引脚R7，集成电路U1时刻检测开始脉冲信号，及结束脉冲信号，并启动内部控制逻辑，计算出控制器电路电路进行复数除减运算所需的时间T3，并计算出自身产生的复数除减运算所需时T4，进而求出复数除减运算的时间差T＝T4-T3-(T2-T1)；此后，启动LCD显示控制逻辑，将复数除减运算的时间差T显示出来，数据信号从集成电路U1的引脚M15，P14，M14，N16，N15，P16，P15，N14输出，输入到连接器J1，从液晶显示器LCD1602上，显示出复数除减运算的时间差T。