一种用于实现6:2压缩器的ALTERAFPGA原语连接系统的制作方法

本实用新型涉及可编程逻辑器件原语连接技术领域，特别涉及一种用于实现6：2压缩器的 ALTERA FPGA原语连接系统。

背景技术：

多输入加法出现在大量行业相关的应用中，包括有限脉冲响应滤波器、在视频编码中使用的绝对差之和运算、在无线通信中使用的相关器、乘法的部分积之和等。可以采用两种方式实现多输入加法：以CPA(进位传播加法器)为基本单元形成加法树，以CSA(进位保留加法器)为基本单元形成压缩树。

加法树的逻辑布局近似为三角形，而压缩树的逻辑布局近似为矩形；加法树由全加器和半加器组成，而压缩树仅由全加器组成；在面积和延迟特性上，加法树均稍逊于压缩树。与CPA不同的是，CSA 的水平进位链并不是实质的链，进位输入和进位输出之间不存在连接关系。因此，CSA的关键路径比 CPA的短很多，从而CSA的延迟特性远优于CPA的。

在面向ASIC的数据路径综合中，多个不同(total width，fractional width)规格的定点数相加，形成复杂的点图。此时，最有效的处理方式是采用通用并行计数器。把若干个点合并成某个特定的图案，则点图可以由若干个特定的图案拼接而成，而这些图案即为通用并行计数器。如何组织通用并行计数器覆盖点图，可以以最大压缩比为准则通过一个最优化过程求解。

对FPGA来说，由于逻辑单元在结构上无法直接支持CSA，在多输入加法上，官方的原语和库还停留在仅支持加法树的阶段。

技术实现要素：

本实用新型的目的是，设计一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，由3： 2CSA(即全加器)为基本单元构造6：2CSA；在垂直方向上，6：2CSA的输入为6个RANK均为i 的比特，输出为[C，S]；在水平方向上，6：2CSA有2个RANK均为i的进位输入，有2个RANK 分别为i+1和i+2的进位输出，降低ALTERA FPGA逻辑单元中的资源消耗，缩短数据传输链路，降低延迟性。

本实用新型通过以下技术方案实现：

一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，其特征在于，结构包括通过加法连接的第一全加器单元(101)、第二全加器单元(102)、第三全加器单元(103)、第四全加器单元(104) 和第五全加器单元(105)；所述第一全加器单元(101)、第二全加器单元(102)、第三全加器单元(103)、第四全加器单元(104)和第五全加器单元(105)均设置有三个输入和两个输出；

所述第一全加器单元(101)的两个输出分别作为第四全加器单元(104)的一个输入和第三全加器单元(103)的一个输入；

所述第二全加器单元(102)的两个输出分别作为第三全加器单元(103)的一个输入和第四全加器单元(104)的一个输入；

所述第三全加器单元(103)的两个输出分别作为第四全加器单元(104)的一个输入和第五全加器单元(105)的一个输入。

一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，其特征在于，结构包括依次相接的第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)；所述第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)均设置有六个输入和水平方向的两个进位输出；

所述第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)在垂直方向上均设置有一个求和个输出和一个进位输出；

所述第一进位保留加法器(201)在水平方向上的两个进位输出分别连接至第二进位保留加法器 (202)和第三进位保留加法器(203)，第二进位保留加法器(202)在水平方向上的两个进位输出分别连接至第三进位保留加法器(203)和第四进位保留加法器(204)，第三进位保留加法器(203)在水平方向上的两个进位输出分别连接至第四进位保留加法器(204)和第五进位保留加法器(205)，第四进位保留加法器(204)在水平方向上的两个进位输出分别连接至第五进位保留加法器(205)和第六进位保留加法器(206)。

本实用新型提供了一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，与现有技术相比，由3：2CSA(即全加器)为基本单元构造6：2CSA；在垂直方向上，6：2CSA的输入为6个RANK 均为i的比特，输出为[C，S]；在水平方向上，6：2CSA有2个RANK均为i的进位输入，有2个 RANK分别为i+1和i+2的进位输出，降低ALTERA FPGA逻辑单元中的资源消耗，缩短数据传输链路，降低延迟性。

附图说明

图1为本实用新型中单比特6:2CSA的结构示意图。

图2为本实用新型中6输入压缩树中的CSA部分的结构示意图。

图3为本实用新型中ALTERA FPGA原语连接结构示意图。

图4为本实用新型中进位链不连续点的示意图。

具体实施方式

参阅附图1、图2、图3及图4对本实用新型做进一步描述。

本实用新型涉及一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，其特征在于，结构包括通过加法连接的第一全加器单元(101)、第二全加器单元(102)、第三全加器单元(103)、第四全加器单元(104)和第五全加器单元(105)；所述第一全加器单元(101)、第二全加器单元(102)、第三全加器单元(103)、第四全加器单元(104)和第五全加器单元(105)均设置有三个输入和两个输出；

所述第一全加器单元(101)的两个输出分别作为第四全加器单元(104)的一个输入和第三全加器单元(103)的一个输入；

所述第二全加器单元(102)的两个输出分别作为第三全加器单元(103)的一个输入和第四全加器单元(104)的一个输入；

所述第三全加器单元(103)的两个输出分别作为第四全加器单元(104)的一个输入和第五全加器单元(105)的一个输入。

一种用于实现6：2压缩器的ALTERA FPGA原语连接系统，其特征在于，结构包括依次相接的第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)；所述第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)均设置有六个输入和水平方向的两个进位输出；

所述第一进位保留加法器(201)、第二进位保留加法器(202)、第三进位保留加法器(203)、第四进位保留加法器(204)、第五进位保留加法器(205)和第六进位保留加法器(206)在垂直方向上均设置有一个求和个输出和一个进位输出；

所述第一进位保留加法器(201)在水平方向上的两个进位输出分别连接至第二进位保留加法器(202)和第三进位保留加法器(203)，第二进位保留加法器(202)在水平方向上的两个进位输出分别连接至第三进位保留加法器(203)和第四进位保留加法器(204)，第三进位保留加法器(203)在水平方向上的两个进位输出分别连接至第四进位保留加法器(204)和第五进位保留加法器(205)，第四进位保留加法器(204)在水平方向上的两个进位输出分别连接至第五进位保留加法器(205)和第六进位保留加法器(206)。

与现有技术相比，由3：2CSA(即全加器)为基本单元构造6：2CSA；在垂直方向上，6：2CSA 的输入为6个RANK均为i的比特，输出为[C，S]；在水平方向上，6：2CSA有2个RANK均为i 的进位输入，有2个RANK分别为i+1和i+2的进位输出，降低ALTERA FPGA逻辑单元中的资源消耗，缩短数据传输链路，降低延迟性。

在图3中存在组合环路，而形成组合环路是违反设计规则的。但这些组合环路仅存在于结构上，在上示结构中所有的下示环节都是把a6连接到进位输出上，并且把进位输入连接到SUM上。从而，在行为上形成一个进位链不连续点。

由于在结构上存在组合环路，无法对设计进行静态时序分析，只能通过逼近法迭代测试设计的速度。在环境温度为常温，时钟频率为450MHz，器件为10AX115S2F45I1SG的条件下，8比特6:2CSA 通过由16384个用例组成的随机测试。

按照以上描述，即可对本实用新型进行应用。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。