本发明涉及一种多存储列(multirank)的sdram(synchronousdynamicram同步动态随机存储器)的sdram控制器以及多存储列sdram控制方法。本发明尤其涉及一种能够对于不仅包含数据还包含奇偶校验(parity)、ecc(errorcorrectioncode：误差校正码)的存储列进行控制的sdram控制器以及多存储列sdram控制方法。
背景技术：
在需要大容量的sdram的情况下，有时采用所谓的多存储列结构。多存储列结构是指对sdram的每一条数据总线连接多个sdram装置的结构。另外，这里的sdram典型是狭义的sdr(singledatarate：单数据速率)的sdram。
图19a表示了以往的单存储列(singlerank)的存储器结构例和双存储列(dualrank)的存储器结构例的说明图。在该图的单存储列中表示了如下方式：在单存储列的存储器中，在来自处理器10的各数据线16上，每一条数据线16连接了一个sdram装置12。即，一条数据线16上连接有处理器10、sdram控制器14、一个sdram装置12。
在该图的双存储列中表示了如下方式：在双存储列的存储器中，在来自处理器10的各数据线16上，每一条数据线上连接有两个sdram装置12。即，一条数据线16上连接有处理器10、sdram控制器14、两个sdram装置12。
如上所述，图19a表示了处理器10-sdram装置12-sdram控制器14的连接方式。另外，还考虑了处理器10兼作sdram控制器14的方式，在图19b中表示了该方式。此外，还考虑了处理器10的数据总线与sdram控制器14的数据总线分离的方式，在图19c中表示了该方式。
以往，为了实现sdram的多存储列结构，一般对每个存储列划分cs#(片选信号)，并仅对要访问的存储列的cs#进行断言(assert)。图20表示了使用这样的cs#来对存储列进行控制时的电路结构图。图20表示的例子为双存储列的例子，具备第1存储列的sdram装置20a和第2存储列的sdram装置20b。并且，数据线与两个sdram装置20a、20b的数据线(d0～d15)均连接。存储列的选择是指通过对cs0#22a和cs1#22b中的某个片选信号进行断言，来选择第1存储列和第2存储列中的某一个。例如，根据地址的上位比特排他性地对该cs0#22a和cs1#22b进行断言。
此外，在要求高可靠性的用途中，对数据附加奇偶校验、ecc的情况较多。例如，利用对64比特的数据附加8比特的奇偶校验的结构。在使用具有16比特的数据端口的sdram装置来实现这样的8比特的奇偶校验、ecc的情况下，在奇偶校验/ecc用sdram装置的16比特的数据端口中，8比特用于奇偶校验、ecc，剩余的8比特为未使用。
图21表示了使用这样的cs#来对存储列进行控制时的奇偶校验/ecc用sdram装置的电路结构图。图21表示的例子为双存储列(dualrank)的例子，具备第1存储列的奇偶校验用sdram装置20c和第2存储列的奇偶校验用sdram装置20d。并且，数据线中的8比特(奇偶校验，dp0到dp7)与两个sdram装置20c、20d各自的16比特的数据端口中的8比特相连接。存储列的选择是指通过对cs0#22a和cs1#22b中的某个片选信号进行断言，来选择第1存储列和第2存储列中的某个。与图20同样地，例如根据地址的上位比特排他性地对该cs0#22a和cs1#22b进行断言。另外，如图21所示，仅将各sdram装置20c、20d的16比特的数据端口中的下位8比特用作奇偶校验，下位8比特未使用，被上拉(pullup)至电源电压vdd。在此，对用作奇偶校验的例子进行了说明，但ecc也同样如此。
在多存储列结构的情况下，也需要存储列数量的该8比特未使用的sdram装置20c、20d，因此存在浪费大的课题。
此外，无论是在数据的情况下还是在奇偶校验的情况下，当在访问某个存储列后，紧接着想要访问其他的存储列时，为了避免存储列之间的竞争，有时需要插入预定的权重。因此，相较于存储列为1个的情况，存在可能在性能方面不利的课题。
例如，在后述的专利文献1中表示了存储模块1的存储单元2(具有64位宽的数据输入输出端子)具备与掩码信号(dqm0～dqm7)对应的被划分为各8位宽的段(segment)的数据输入输出dq0～dq7、dq8～dq15、…(专利文献1的图1、段落〔0012〕、〔0013〕)。此外，从地址的下位3比特生成掩码信号(dqm0～dqm7)(〔0017〕、图2)。
此外，在专利文献2中，数据输入输出电路20根据数据掩码信号bdm0-7的逻辑，针对向存储元件mc的写入数据以及读出数据进行掩码(专利文献2的图1、段落〔0018〕、〔0027〕)。在此，存储元件mc为具有sdram接口的虚拟sram(段落〔0009〕)。
即，公开了只否定(negate)针对sdram的想要访问的字节的dqm信号，来进行数据的读/写的动作。
此外，在专利文献3中公开了在读取时使用下位数据掩码信号(专利文献3的段落〔0046〕)。
专利文献1：日本特开2008-293413号公报
专利文献2：日本特开2008-021364号公报
专利文献3：日本特开2008-276343号公报
在以往的多存储列技术中，如上所述，使用cs#(片选信号)来选择存储列，因此为了避免存储列间的竞争有时需要插入权重，在性能方面产生不利。此外，在奇偶校验/ecc的位宽小于sdram装置的位宽的情况下，有时发生未使用的比特、发生浪费。
技术实现要素：
本发明是鉴于该课题而提出的，其目的是提供一种在构成多存储列sdram时，也能够抑制性能降低的多存储列sdram控制方法。此外，同样地，目的在于提供一种在构成多存储列sdram的情况下，能够削减浪费的未使用数据比特的多存储列sdram控制方法。本发明的目的在于提供一种执行上述的多存储列sdram控制方法的sdram控制器。
为了解决上述课题，本发明的原理在于：不通过cs#(片选信号)，而是通过dqm(数据掩码信号)选择进行访问的存储列。即，对每个存储列划分dqm，仅否定进行访问的存储列的dqm。
dqm是能够以字节通道(bytelane)为单位对读或写的数据进行掩码的信号。在存储器为激活状态的情况下，被断言(数据被掩码的状态)。
另外，在ddr(doubledatarate：双数据速率)的sdram的情况下，相当于该dqm的信号被称为dm，是能够仅对读进行掩码的信号。典型的是，本发明的对象为sdr(singledatarate：单数据速率)的sdram。
图1、图2表示了用于说明这样的解决原理的图。
图1表示了根据数据的观点构成了双存储列(dualrank)的sdram时的例子。该图表示了存储列0的sdarm装置100a和存储列1的sdarm装置100b与该数据线均连接，构成2存储列结构的存储器的例子。
sdarm装置100a、100b为16比特(x16)的存储器，具备针对上位8比特的数据掩码信号端子即dqmh和针对下位8比特的数据掩码信号端子即dqml。
在图1的例子中，存储列0的sdram装置100a的dqml和dqmh上连接dqm0-114a，在选择存储列0的情况下，dqm0-114a被否定，dqmh、dqml均被否定，sdram装置100a的数据线成为激活，进行针对存储列0的访问。
存储列1的sdram装置100b的dqml和dqmh上连接dqm1-114b，在选择存储列1的情况下，dam1-114b被否定，dqmh、dqml均被否定，sdram装置100b的数据线成为激活，进行针对存储列1的访问。
另外，在该情况下，cs#全部被断言，两个sdram装置100a、100b均为动作状态。
图2表示了根据奇偶校验/ecc的观点构成2存储列的sdram时的例子。该图中表示了单一的sdarm装置100c，表示了通过其上位比特和下位比特构成2存储列结构的奇偶校验/ecc用存储器的例子。另外，以奇偶校验、ecc是8比特为前提。
sdarm装置100c为16比特(x16)的存储器，具备针对上位8比特的数据掩码信号端子即dqmh以及针对下位8比特的数据掩码信号端子即dqml。
在图2的例子中，sdram装置100c的dqml上连接dqm0-114a，在选择存储列0的情况下，sdram装置100c的dqm0-114a被否定，dqml被否定。其结果是，sdram装置100c的下位8比特成为激活，进行针对存储列0的奇偶校验/ecc的访问。即，sdram装置100c的下位8比特成为存储列0的奇偶校验/ecc。
此外，sdram装置100c的dqmh上连接dqm1-114b，在选择存储列1的情况下，sdram装置100c的dqm1-114b被否定，dqmh被否定。其结果是，sdram装置100c的上位8比特成为激活，进行针对存储列1的奇偶校验/ecc的访问。即，sdram装置100c的上位8比特成为存储列1的奇偶校验/ecc。
使用时序图来说明本发明的原理。图3中表示了时序图，该时序图表示使用了cs#时的针对以往的多存储列sdram的访问动作的方式。纵轴表示了各种信号种类。从上到下依次表示：
存储列0命令：针对存储列0的命令
存储列1命令：针对存储列1的命令
dqm：存储列0和存储列1共同的数据掩码信号
存储列0数据：存储列0的数据
存储列1数据：存储列1的数据。
图3的横轴为时间，设为从周期p1向p10的时间经过。图3是表示从单存储列的读取紧后的其他存储列的读取的方式的时序图，sdram以cas潜伏＝2、突发长度＝4为前提。
在图3中，首先，在周期p1，dqm为被断言的状态，其结果是任意一个存储列的数据均不是有效的状态。
在周期p2，对存储列0发布读取命令(读取a)。在周期p2，dqm被否定，能够进行针对数据的访问。在此，以cas潜伏＝2为前提，在周期p4，存储列0侧的sdram在数据总线上输出数据，即数据a0。
在周期p3，dqm被断言。因此，在周期p5，存储列0侧的sdram不输出数据，成为hi-z状态。
在周期p4，dqm继续被断言。因此，在周期p6，存储列0侧的sdram不输出数据，而维持hi-z状态。
在周期p5，dqm被否定，因此在周期p7，存储列0侧的sdram在数据总线上输出数据，即数据a3。以sdram的突发长度＝4为前提，因此存储列0的读取循环(读取a)在周期p7完成。
同样，在周期p5，对存储列1发布新的读取命令(读取b)。以cas潜伏＝2为前提，因此在周期p7，存储列1侧的sdram在数据总线上输出数据，即数据b0。
在周期p6，dqm继续被否定。因此，在周期p8，存储列1侧的sdram在数据总线上输出数据，即数据b1。
如上所述，在周期p7，存储列0侧的sdram在数据总线上输出数据，即数据a3，同时，存储列1侧的sdram在数据总线上输出数据，即数据b0，因此在数据总线上发生冲突104。
同样，在周期p7，dqm继续被否定。因此，在周期p9，存储列1侧的sdram在数据总线上输出数据，即数据b2。
在周期p8，dqm继续被否定。因此，在周期p10，存储列1侧的sdram在数据总线上输出数据，即数据b4。以sdram的突发长度＝4为前提，因此存储列1的读取循环(读取a)在周期p10完成。另一方面，存储列0侧的sdram在周期p7读取循环完成，因此周期p8及以后不输出数据，成为hi-z状态。
因为成为以上那样的动作，所以在连续发布存储列0侧的命令和存储列1侧的命令的情况下，如图3所示发生冲突104。为了避免冲突，在跨存储列的命令之间需要一定的时间间隔，例如需要插入权重等措施。其结果是，存储器访问产生不希望的延迟，在性能方面导致不利的结果。为了避免图3所示的冲突104，需要使存储列1的读取进一步延迟两个周期。
接着，对本发明中提出的dqm控制的动作进行说明。图4中表示了时序图，该时序图表示使用了本发明提出的dqm控制时的针对多存储列sdram的访问动作的方式。纵轴表示了各种信号种类。从上到下依次表示：
命令：存储列0和存储列1共同的命令
存储列0dqm：针对存储列0的数据掩码信号
存储列1dqm：针对存储列1的数据掩码信号
存储列0数据：存储列0的数据
存储列1数据：存储列1的数据。
图4的横轴与图3同样地为时间，表示从周期p1向p10的时间经过。图4也是表示从单存储列的读取紧后的其他存储列的读取的方式的时序图，以cas潜伏＝2为前提。
在图4中，首先，在周期p1，存储列0、存储列1的dqm均为被断言的状态，其结果是任意一个存储列的数据均不是有效的状态。
在周期p2，针对两个存储列发布读取命令(读取a)，并且存储列0侧的dqm被否定。在此，以cas潜伏＝2为前提，在周期p4，存储列0侧的sdram在数据总线上输出数据，即数据a0。在周期p2，存储列1侧的dqm被断言，因此在周期p4，存储列1侧的sdram不输出数据而维持hi-z状态。
在周期p3，存储列0侧的dqm被断言。因此，在周期p5，存储列0侧的sdram不输出数据，而成为hi-z状态。
同样，在周期p3，存储列1侧的dqm继续被断言。因此，在周期p5，存储列1侧的sdram不输出数据，而维持hi-z状态。
在周期p4，两个存储列的dqm继续被断言。因此，在周期p6，两个存储列的sdram不输出数据，而维持hi-z状态。
在周期p5，针对两个存储列发布读取命令(读取b)，并且存储列1侧的dqm被否定。先行的读取循环(读取a)未完成，但sdram使后发的读取命令(读取b)优先。以cas潜伏＝2为前提，因此在周期p7，存储列1侧的sdram在数据总线上输出数据，即数据b0。另一方面，在周期p5，存储列0侧的dqm继续被断言，因此在周期p7，存储列0侧的sdram不输出数据而维持hi-z状态。
在周期p6，存储列0侧的dqm继续被断言，因此在周期p8，存储列0侧的sdram不输出数据而维持hi-z状态。
同样，在周期p6，存储列1侧的dqm继续被否定，因此在周期p8，存储列1侧的sdram在数据总线上输出数据，即数据b1。
如上所述，在周期p7，存储列1侧的sdram在数据总线上输出数据，即数据b0，但存储列0侧的sdram不输出输出数据，而维持hi-z状态，因此在数据总线上不发生冲突。
同样，在周期p7，存储列0侧的dqm继续被断言。因此，在周期p9，存储列0侧的sdram不输出数据，而维持hi-z状态。
同样，在周期p7，存储列1侧的dqm继续被否定。因此，在周期p9，存储列1侧的sdram在数据总线上输出数据，即数据b2。
在周期p8，存储列0侧的dqm继续被断言。其结果是，在周期p10，存储列0侧的sdram不输出数据，而维持hi-z状态。
同样，在周期p8，存储列1侧的dqm继续被否定。因此，在周期p10，存储列1侧的sdram在数据总线上输出数据，即数据b3。
以sdram的突发长度＝4为前提，因此两个存储列的读取循环(读取a)在周期p10完成。
因为成为以上那样的动作，因此即使在连续发出存储列0侧的命令和存储列1侧的命令的情况下，相较于cs#方式能缩短在此之间的时间间隔，且相较于cs#方式能该改善性能。
＜存储列的选择＞
以上，根据图1、图2、图3、图4说明了本发明的原理。
关于存储列的选择，既可以根据地址求出存储列，也可以通过哪个比特(群)表示存储列。作为原则，可自由规定地址与存储列的关系。其中，例如也可以规定下述那样的地址与存储列的关系。
在存储列数为2的乘方的情况下，也可以通过地址的下位比特进行存储列的选择。例如，将最大突发长度的访问大小设为2m字节时，在2r存储列结构中，可通过n比特地址[n-1：0]中的比特[m+r-1：m]来选择存储列。在此，m、r为非负整数，n为自然数。
在例1：m＝5、r＝1、n＝32的情况下，最大突发长度访问大小为32字节(＝25)，在2(＝21)存储列结构中，32比特地址[31：0]中的比特[5]指定存储列。
在例2：m＝5、r＝2、n＝32的情况下，在4存储列结构中，32比特地址[31：0]中的比特[6：5]指定存储列。
在例3：m＝5、r＝4、n＝32的情况下，在8存储列结构中，32比特地址[31：0]中的比特[7：5]指定存储列。
即，这里的“地址的下位”是指去除表示最大突发访问大小的比特的下位的比特。
即，将sdram的最大突发长度整合为处理器的高速缓存行大小是合理的，通常，最大突发访问大小采用32、64、128字节左右。
＜列地址的位置＞
此外，可以将存储列上一个(最近的上位)的比特群设为列地址。将所支持的最小列地址的比特数设为k比特。其中，k为整数。这样，如上所述，通过n比特地址[n-1：0]中的比特[m+r-1：m]选择存储列，并且，其上位的即n比特地址[n-1：0]中的比特[m+r+k-1：m+r]成为列地址。若以r值区分情况时，如下所述。
在例4：2存储列结构(r＝1)的情况下，n比特地址[n-1：0]中的比特[m+k：m+1]为列地址。
在例5：4存储列结构(r＝2)的情况下，n比特地址[n-1：0]中的比特[m+k+1：m+2]为列地址。
在例6：8存储列结构(r＝3)的情况下，n比特地址[n-1：0]中的比特[m+k+2：m+3]为列地址。
另外，在采用这些结构的情况下，可以将存储体(bank)地址和行(row)地址设为列(column)地址上位的比特群。
在进行这样的地址分配的情况下，可改善由多存储列sdram构成存储器时的性能。具体而言，可实现高速页面模式下的页面大小的扩大。也就是说，可将外观的页面大小按存储列数进行倍增。在sdram中，可高速访问同一行地址。这表示得到了与将成为此时的同一行地址的地址范围扩大相同的效果。
＜地址的分配＞
表示了3个具体的地址分配例子。
图5是说明单存储列时的地址关系的说明图。图5是数据总线宽度为64比特，突发长度为4、各个sdram装置为容量128mbit以上的装置时的例子。
该图中，处理器地址106为由32比特构成的地址。其下位12比特表示页面大小，为4kb。
激活命令地址108是由激活命令表示的地址，为15比特。其下位12比特为行地址，是处理器地址106的比特[23：12]。激活命令地址108的上位2比特为存储体地址，是处理器地址106的比特[25：24]。激活命令地址108的剩余的1比特[12]为行地址的最上位比特，是处理器地址106的比特[26]。
读写命令地址110是由读取命令或写入命令表示的地址，为15比特。其下位10比特为处理器地址106的比特[11：3]，其上位的1比特[10]为ap(autoprecharge自动预充电)。读写命令地址110的上位2比特为存储体地址，与激活命令地址108同样地是处理器地址106的比特[25：24]。读写命令地址110的剩余的2比特[12：11]为列地址，是处理器地址106的比特[29：28]。
图6是说明双存储列时的地址关系的说明图。图6也是数据总线宽度为64比特，突发长度为4，各个sdram装置为容量128mbit以上的装置时的例子。该图中，处理器地址106为由32比特构成的地址。其下位13比特表示页面大小，为8kb。
激活命令地址108是由激活命令表示的地址，为15比特。其下位12比特为下位的行地址，是处理器地址106的比特[24：13]。激活命令地址108的上位2比特为存储体地址，是处理器地址106的比特[26：25]。激活命令地址108的剩余的1比特[12]为行地址的最上位比特，是处理器地址106的比特[27]。
读写命令地址110是由读取命令或写入命令表示的地址，为15比特。其下位9比特为处理器地址106的比特[12：3]。其中，处理器地址106的比特[5]被作为选择存储列的存储列比特112使用，因此不被用作读写命令地址110。此外，其上位的1比特[9]为处理器地址106的[28]比特。并且，上述的1比特[10]为ap(autoprecharge自动预充电)。
读写命令地址110的上位2比特为存储体地址，与激活命令地址108同样地是处理器地址106的比特[26：25]。读写命令地址110的剩余的2比特[12：11]为列地址，是处理器地址106的比特[30：29]。
在图6所示的例子中为2存储列结构，因此页面大小为图5的2倍，为8kb。
图7是表示四存储列(quadrank)时的地址关系的说明图。图7也是数据总线宽度为64比特，突发长度为4，各个sdram装置为容量128mbit以上的装置时的例子。该图中，处理器地址106为由32比特构成的地址。其下位14比特表示页面大小，为16kb。
在图7中，与图5、图6同样地激活命令地址108为15比特。其下位12比特为下位的行地址，是处理器地址106的比特[25：14]。激活命令地址108的上位2比特为存储体地址，是处理器地址106的比特[27：26]。激活命令地址108的剩余的1比特[12]为行地址的最上位比特，是处理器地址106的比特[28]。
与图5、图6同样地读写命令地址110为15比特。其下位9比特为处理器地址106的比特[13：3]。其中，处理器地址106的比特[6：5]被作为选择存储列的存储列比特112使用，因此不被用作读写命令地址110。此外，其上位的1比特[9]为处理器地址106的[29]比特。并且，更上位的1比特[10]为ap(autoprecharge自动预充电)。读写命令地址110的上位2比特为存储体地址，与激活命令地址108同样地是处理器地址106的比特[27：26]。读写命令地址110的剩余的2比特[12：11]为列地址，是处理器地址106的比特[31：30]。
在图7所示的例子为四存储列结构，因此页面大小为图5所示的例子的4倍，为16kb。此外，存储列比特112为2比特，用该2比特来指定四存储列中的任意一个存储列。
通过后述的实施方式详细说明本发明的具体实施方式。本发明所采用的具体手段如以下所示。
(1)本发明的多存储列sdram控制方法是将多个sdram装置(例如，后述的sdram装置100)的数据端口进行连接而构成的多存储列sdram的控制方法，对于所述多个sdram装置中的各个sdram装置，仅将针对作为访问对象的存储列的sdram装置的数据掩码信号(例如，后述的dqm0)否定，由此来执行向所述存储列的访问。
(2)在(1)的多存储列sdram控制方法中，可以使所述多存储列sdram由2的乘方的存储列数构成，通过所述多存储列sdram的地址的下位比特来执行存储列的选择。
(3)在(2)的多存储列sdram控制方法中，可以将进行所述存储列的选择的下位比特的上一个比特群用作所述多个sdram装置的列地址。
(4)在(1)至(3)中任一项的多存储列sdram控制方法中，所述数据掩码信号可以是以字节通道为单位对读或写的数据进行掩码的信号。
(5)在(1)至(4)中任一项的多存储列sdram控制方法中，所述多个sdram装置中的一个以上的sdram装置可以是用于奇偶校验和/或ecc比特的sdram装置。
(6)本发明的sdram控制器执行(1)至(5)中任一项的多存储列sdram控制方法。
根据本发明，能够避免存储列间的竞争而降低在性能方面产生不利的可能性。
附图说明
图1是说明本发明的解决单元(数据)的说明图。
图2是说明本发明的解决单元(奇偶校验/ecc)的说明图。
图3是使用了cs#信号的sdram的控制的一例的时序图。
图4是使用了dqm信号的sdram的控制的一例的时序图。
图5是表示单存储列(64比特数据总线/突发长度＝4/各sdram装置容量≥128mbits)时的地址分配的一例的说明图。
图6是表示双存储列(64比特数据总线/突发长度＝4/各sdram装置容量≥128mbits)时的地址分配的一例的说明图。
图7是表示四存储列(64比特数据总线/突发长度＝4/各sdram装置容量≥128mbits)时的地址分配的一例的说明图。
图8是第一实施方式的电路结构图。
图9是第二实施方式的电路结构图。
图10a是第三实施方式的电路结构图。
图10b是第三实施方式的电路结构图。
图11a是第四实施方式的电路结构图。
图11b是第四实施方式的电路结构图。
图12a是第五实施方式的电路结构图。
图12b是第五实施方式的电路结构图。
图12c是第五实施方式的电路结构图。
图12d是第五实施方式的电路结构图。
图13a是第六实施方式的电路结构图。
图13b是第六实施方式的电路结构图。
图13c是第六实施方式的电路结构图。
图13d是第六实施方式的电路结构图。
图14a是第七实施方式的电路结构图。
图14b是第七实施方式的电路结构图。
图14c是第七实施方式的电路结构图。
图14d是第七实施方式的电路结构图。
图14e是第七实施方式的电路结构图。
图14f是第七实施方式的电路结构图。
图14g是第七实施方式的电路结构图。
图14h是第七实施方式的电路结构图。
图15a是第八实施方式或第十实施方式的电路结构图。
图15b是第八实施方式或第十实施方式的电路结构图。
图15c是第八实施方式或第十实施方式的电路结构图。
图16a是第九实施方式或第十一实施方式的电路结构图。
图16b是第九实施方式或第十一实施方式的电路结构图。
图16c是第九实施方式或第十一实施方式的电路结构图。
图16d是第九实施方式或第十一实施方式的电路结构图。
图16e是第九实施方式或第十一实施方式的电路结构图。
图17a是第十实施方式的电路结构图。
图17b是第十实施方式的电路结构图。
图18a是第十一实施方式的电路结构图。
图18b是第十一实施方式的电路结构图。
图18c是第十一实施方式的电路结构图。
图18d是第十一实施方式的电路结构图。
图19a是单存储列和双存储列的说明图。
图19b是相对于图19a的结构，处理器兼作sdram控制器时的说明图。
图19c是相对于图19a的结构，处理器不与sdram装置直接连接，而通过其他总线与sdram装置连接时的说明图。
图20是表示在双存储列结构的sdram中，使用cs#信号进行数据的控制的方式的说明图。
图21是表示在双存储列结构的sdram中，使用cs#信号进行奇偶校验或ecc的控制的方式的说明图。
具体实施方式
以下，根据附图对本发明的实施方式的优选一例进行说明。
＜第一实施方式＞
图8表示了本发明的第一实施方式的存储器的电路结构图。图8所示的例子为2存储列结构，且数据总线宽度为16比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用16比特(x16)的sdram装置100d-1、100d-2、100d-3。
如图8所示，sdram装置100d-1为数据的下位8比特，sdram装置100d-2为数据的上位8比特。两者合起来实现16位宽的数据。sdram装置100d-1、100d-2具备dqml和dqmh这两种数据掩码信号端子。将表示存储列0的数据掩码信号即dqm0-114a、表示存储列1的数据掩码信号即dqm1-114b这2种数据掩码信号分别施加给dqml、dqmh。
通过这样的结构，在dqm0-114a被否定时，输出(或输入)各sdram装置100d-1、100d-2的下位8比特，这表示存储列0。另一方面，在dqm1-114b被否定时，输出(或输入)各sdram装置100d-1、100d-2的上位8比特，这表示存储列1。
对于负责奇偶校验/ecc的sdram装置100d-3也同样如此，在dqm0-114a被否定时，输出(或输入)sdram装置100d-3的下位8比特，这表示存储列0的奇偶校验/ecc。另一方面，在dqm1-114b被否定时，输出(或输入)sdram装置100d-3的上位8比特，这表示存储列1的奇偶校验/ecc。奇偶校验/ecc为8比特(或其以下)，因此在16比特(x16)的sdram装置100d-3中，能够负责存储列0和存储列1这两者。
＜第二实施方式＞
图9表示了本发明的第二实施方式的存储器的电路结构图。与第一实施方式同样地，图9所示的例子为2存储列结构，且数据总线宽度为16比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用数据宽度为16比特(x16)的sdram装置100e-1、100e-2、100e-3。
如图9所示，sdram装置100e-1具备dqml和dqmh这两种数据掩码信号端子，并且，施加了表示存储列0的数据掩码信号即dqm0-114a。即，sdram装置100e-1负责存储列0的数据。
sdram装置100e-2也具备dqml和dqmh这两种数据掩码信号端子，并且，施加了表示存储列1的数据掩码信号即dqm1-114b。即，sdram装置100e-2负责存储列1的数据。
sdram装置100e-1、100e-2也是数据宽度为16比特(x16)的装置，能够单独负责16比特的数据总线宽度。
此外，负责奇偶校验/ecc的sdram装置100e-3的连接结构与第一实施方式(图8)的sdram装置100d-3相同，因此省略说明。
该第二实施方式能够使用3个sdram装置100e来构成2存储列结构的多存储列sdram的存储器。若从该结构去除sdram装置100e-2，则显然为1存储列的sdram存储器。
因此，可使用在实现图9时做出的印刷配线板来自由地构成2存储列结构的存储器和1存储列结构的存储器。换言之，能够使用同一结构的印刷配线板来应对1存储列结构的存储器和2存储列结构的存储器这两者。
＜第三实施方式＞
图10a、图10b表示了本发明的第三实施方式的存储器的电路结构图。图10a、图10b所示的例子为2存储列结构，且数据总线宽度为32比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度16比特(x16)结构的sdram装置100f-1、100f-2、100f-3、100f-4、100f-5。
总之，第三实施方式是使实施例1的结构的数据部分的电路为2倍，并将数据总线宽度扩大为2倍的32比特的结构。即，各sdram装置100f的下位8比特为存储列0，上位8比特为存储列1。并且，4个sdram装置100f-1、100f-2、100f-3、100f-4各负责8比特的数据，4个合起来实现32比特的数据总线宽度。
如图10a、图10b所示，sdram装置100f-1为数据的最下位8比特，sdram装置100f-2为从数据下方开始的第二个8比特。此外，sdram装置100f-4为数据的最上位8比特，sdram装置100f-3为从数据上方开始的第二个8比特。
4个sdram装置100f具备dqml和dqmh这两种数据掩码信号端子。将表示存储列0的数据掩码信号即dqm0-114a、表示存储列1的数据掩码信号即dqm1-114b这2种数据掩码信号分别施加给dqml、dqmh。
通过这样的结构，在dqm0-114a被否定时，输出(或输入)各sdram装置100f-1、100f-2、100f-3、100f-4的下位8比特，这表示存储列0。另一方面，在dqm1-114b被否定时，输出(或输入)各sdram装置100f-1、100f-2、100f-3、100f-4的上位8比特，这表示存储列1。
负责奇偶校验/ecc的sdram装置100f-5的连接结构与第一实施方式的sdram装置100d-3、第二实施方式的sdram装置100e-3相同，因此省略说明。
＜第四实施方式＞
图11a、图11b表示了本发明的第四实施方式的存储器的电路结构图。图11a、图11b所示的例子为2存储列结构，且数据总线宽度为32比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度16比特(x16)结构的sdram装置100g-1、100g-2、100g-3、100g-4、100g-5。
总之，第四实施方式为对第三实施方式应用了第二实施方式的结构。即，第三实施方式中单一的sdram装置负责存储列0和存储列1这两者，与此相对，在第四实施方式(与第二实施方式同样)中将sdram装置分为存储列0的装置和存储列1的装置。由此可知，只通过减少装置的数量可减少存储列数量，并能够实现灵活的电路结构。
具体地，数据宽度为16比特(x16)的sdram装置100g-1、100g-3具备dqml和dqmh这两种数据掩码信号端子。对两端子一同施加表示存储列0的数据掩码信号即dqm0-114a，负责存储列0。此外，sdram装置100g-1负责下位16比特，sdram装置100g-3负责上位16比特。
同样地，数据宽度为16比特(x16)的sdram装置100g-2、100g-4具备dqml和dqmh这两种数据掩码信号端子。对两端子一同施加表示存储列1的数据掩码信号即dqm1-114b，负责存储列1。此外，sdram装置100g-2负责下位16比特，sdram装置100g-4负责上位16比特。
通过这样的结构，在dqm0-114a被否定时，通过各sdram装置100g-1、100g-3输出(或输入)存储列0的数据。另一方面，在dqm1-114b被否定时，通过各sdram装置100g-2、100g-4输出(或输入)存储列1的数据。
负责奇偶校验/ecc的sdram装置100e-5的连接结构与第三实施方式的sdram装置100f-5相同，因此省略说明。
＜第五实施方式＞
图12a、图12b、图12c、图12d表示了本发明的第五实施方式的存储器的电路结构图。图12a～图12d所示的例子为2存储列结构，且数据总线宽度为64比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度为16比特(x16)的sdram装置100h-1、100h-2、100h-3、100h-4、100h-5、100h-6、100h-7、100h-8、100h-9。
总之，第五实施方式为使第三实施方式的结构的数据部分的电路为2倍，并将数据总线宽度扩大为2倍的64比特的结构。即，第五实施方式的sdram装置100h-1、100h-2、100h-3、100h-4、100h-5的电路结构部分为与第三实施方式的sdram装置100f-1、100f-2、100f-3、100f-4、100f-5同样的电路结构。
第五实施方式中，还具备与第三实施方式的sdram装置100f-1、100f-2、100f-3、100f-4的数据部分的电路结构同样的电路结构，即sdram装置100h-6、100h-7、100h-8、100h-9。同样地，对这些sdram装置100h-6、100h-7、100h-8、100h-9施加dqm0-114a和dqm1-114b，各个sdram装置100h输出(或输入)存储列0、存储列1的数据。
第五实施方式中通过这样的结构将数据总线宽度扩大为2倍的64比特，其动作与第一实施方式、第三实施方式相同。
此外，负责奇偶校验/ecc的sdram装置100h-5的连接结构与第一实施方式的sdram装置100d-3、第三实施方式的sdram装置100f-5相同，因此省略说明。
＜第六实施方式＞
图13a、图13b、图13c、图13d表示了本发明的第六实施方式的存储器的电路结构图。图13a～图13d所示的例子为2存储列结构，且数据总线宽度为64比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度为16比特(x16)的sdram装置100i-1、100i-2、100i-3、100i-4、100i-5、100i-6、100i-7、100i-8、100i-9。
总之，第六实施方式针对第五实施方式应用了第二实施方式(第四实施方式)的结构。即，第五实施方式中单一的sdram装置负责存储列0和存储列1这两者，与此相对，在第六实施方式(与第二实施方式(第四实施方式)同样)中将sdram装置分为存储列0的装置和存储列1的装置。由此可知，只通过减少装置的数量可减少存储列数量，并能够实现灵活的电路结构。
具体地，数据宽度为16比特(x16)的sdram装置100i-1、100i-3、100i-6、100i-8具备dqml和dqmh这两种数据掩码信号端子。对两端子都施加表示存储列0的数据掩码信号即dqm0-114a，负责存储列0。
同样地，数据宽度为16比特(x16)的sdram装置100i-2、100i-4、100i-7、100i-9具备dqml和dqmh这两种数据掩码信号端子。对两端子都施加表示存储列1的数据掩码信号即dqm1-114b，负责存储列1。
通过这样的结构，在dqm0-114a被否定时，通过各sdram装置100i-1、100i-3、100i-6、100i-8输出(或输入)存储列0的数据。另一方面，在dqm1-114b被否定时，通过各sdram装置100i-2、100i-4、100i-7、100i-9输出(或输入)存储列1的数据。
负责奇偶校验/ecc的sdram装置100i-5的连接结构与第四实施方式的sdram装置100g-5相同，因此省略说明。
根据这样的结构，可使用9个sdram装置100i来构成2存储列结构的多存储列sdram的存储器。并且，如果从中除去4个sdram装置(100i-2/4/7/9)，能够容易地构成1存储列的存储器。即，使用与实现该第六实施方式的结构的印刷配线板相同的印刷配线板，仅通过减少sdram装置100的个数就能够简单地构成2存储列的存储器至1存储列的存储器。
＜第七实施方式＞
图14a、图14b、图14c、图14d、图14e、图14f、图14g、图14h表示了本发明的第七实施方式的存储器的电路结构图。图14a～图14h所示的例子为4存储列结构，且数据总线宽度为64比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了16比特(x16)结构的sdram装置100j-1、100j-2、100j-3、100j-4、100j-5、100j-6、100j-7、100j-8、100j-9、100j-10、100j-11、100j-12、100j-13、100j-14、100j-15、100j-16、100j-17、100j-18。
该第七实施方式与第一实施方式～第六实施方式不同，为存储列数＝4的结构。基本上是将上述第六实施方式(存储列数＝2)的结构扩大为4存储列。为了进行这样的扩大，使用4种数据掩码信号dqm0-114a、dqm1-114b、dqm2-114c、dqm3-114d，分别依次对应于存储列0、存储列1、存储列2、存储列3。
具体地，数据宽度为16比特(x16)的sdram装置100j-1、100j-7、100j-11、100j-15具备dqml和dqmh这两种数据掩码信号端子。向两端子都施加表示存储列0的数据掩码信号即dqm0-114a，负责存储列0。
同样地，在数据宽度为16比特(x16)的sdram装置100j-2、100j-8、100j-12、100j-16的dqml和dqmh这两种数据掩码信号端子施加表示存储列1的数据掩码信号即dqm1-114b，负责存储列1。
同样地，在数据宽度为16比特(x16)的sdram装置100j-3、100j-9、100j-13、100j-17的dqml和dqmh这两种数据掩码信号端子施加表示存储列2的数据掩码信号即dqm2-114c，负责存储列2。
同样地，在数据宽度为16比特(x16)的sdram装置100j-4、100j-10、100j-14、100j-18的dqml和dqmh这两种数据掩码信号端子施加表示存储列3的数据掩码信号即dqm3-114d，负责存储列3。
通过这样的结构，在dqm0-114a被否定时，通过sdram装置100j-1、100j-7、100j-11、100j-15输出(或输入)存储列0的数据。另一方面，在dqm1-114b被否定时，通过各sdram装置100j-2、100j-8、100j-12、100j-16输出(或输入)存储列1的数据。
此外，通过这样的结构，在dqm2-114c被否定时，通过sdram装置100j-3、100j-9、100j-13、100j-17输出(或输入)存储列2的数据。另一方面，在dqm3-114d被否定时，通过各sdram装置100j-4、100j-10、100j-14、100j-18输出(或输入)存储列3的数据。
负责奇偶校验/ecc的sdram装置100j-5、100j-6的连接结构与第六实施方式的sdram装置100i-5相同，但与2存储列的第一实施方式～第六实施方式不同，需要4存储列的量，因此在除了sdram装置100j-5外还具备sdram装置100j-6这一点与第一实施方式～第六实施方式不同。
第六实施方式中单一的sdram装置100i-5负责存储列0和存储列1。与此相对，在该第七实施方式中，sdram装置100j-5负责存储列0和存储列1的奇偶校验/ecc，因此被施加了作为数据掩码信号的dqm0-114a、dqm1-114b。并且，在第七实施方式中，sdram装置100j-6负责存储列2和存储列3，因此被施加了作为数据掩码信号的dqm2-114c、dqm3-114d。
根据这样的结构，可使用18个sdram装置100j来构成4存储列结构的多存储列sdram的存储器。并且，如果从中去除4个sdram装置(100j-4/10/14/18)，则容易地减少1存储列。即，可使用14个(100j-1/2/3/5/6/7/8/9/11/12/13/15/16/17)sdram装置100j来构成3存储列结构的存储器。同样地，可使用9个(100j-1/2/5/7/8/11/12/15/16)sdram装置100j来构成2存储列结构的存储器(与第六实施方式相同)。此外，同样可使用5个(100j-1/5/7/11/15)sdram装置100j来构成1存储列结构的存储器，这与第六实施方式中叙述的相同。
与到此为止的说明同样地，使用与实现该第七实施方式的结构的印刷配线板同样的印刷配线板，仅通过减少sdram装置100j的个数，能够简单地构成4存储列至1存储列的存储器。
＜第八实施方式＞
图15a、图15b、图15c表示了本发明的第八实施方式的存储器的电路结构图。与第二实施方式同样地，图15a～图15c所示的例子为2存储列结构，由3个sdram装置200a-1、200a-2、200a-3构成。然而，与第二实施方式不同的是数据总线宽度为2倍的32比特，此外，奇偶校验/ecc也为2倍的16比特以下。
总之，该第八实施方式为使第二实施方式的位宽、数据、奇偶校验/ecc(的上限)为2倍的存储器。在该第八实施方式中，为了使位宽为2倍，与第二实施方式不同，使用2倍的32比特(x32)的sdram装置200a-1、200a-2、200a-3。
此外，如图15a～图15c所示那样，sdram装置200a-1～200a-3具备dqm0～3这四种数据掩码信号端子，可按每8比特将32比特的数据进行掩码。
在该第八实施方式中，在sdram装置200a-1的全部端子dqm0～dqm3施加表示存储列0的数据掩码信号即dqm0-114a，负责存储列0的数据。
sdram装置200a-2也具备dqm0～3这四种数据掩码信号端子。在所有端子施加表示存储列1的数据掩码信号即dqm1-114b，sdram装置200a-2负责存储列1的数据。
此外，负责奇偶校验/ecc的sdram装置200a-3的连接结构与第二实施方式(图9)的sdram装置100e-3相同，但不同点在于，位宽从16比特增加至了32比特。与上述sdram装置200a-1等同样地，sdram装置200a-3具有施加数据掩码信号的四种端子dqm0～dqm3。在下位的dqm0～dqm1施加表示存储列0的数据掩码信号即dqm0-114a，下位的16比特为存储列0的奇偶校验/ecc的比特。此外，在上位的dqm2～dqm3施加表示存储列1的数据掩码信号即dqm1-114b，上位的16比特为存储列1的奇偶校验/ecc的比特。
该第八实施方式可使用3个sdram装置200a来构成2存储列结构的多存储列sdram的存储器。若从该结构去除sdram装置200a-2，则显然为1存储列的sdram的存储器。因此，使用在实现图15a至图15c时做出的印刷配线板，可自由地构成2存储列结构的存储器(使用3个sdram装置200a)和1存储列结构的存储器(使用2个sdram装置200a)。换言之，使用同一结构的印刷配线板，可应对1存储列结构和2存储列结构这两者。这一点与第二实施方式等相同。
＜第九实施方式＞
图16a、图16a、图16c、图16d表示了本发明的第九实施方式的存储器的电路结构图。图16a～图16d所示的例子为4存储列结构，且数据总线宽度为32比特的例子。此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度为32比特(x32)的sdram装置200b-1、200b-2、200b-3、200b-4、200b-5。
总之，第九实施方式为针对第八实施方式将存储列数从2增加至4的结构。然而，奇偶校验/ecc将位宽从16比特以下削减至8比特以下。其结果是，与数据对应的sdram装置200b为200b-1、200b-2、200b-3、200b-4这4个，相比于第八实施方式需要2倍，但与第八实施方式同样地，负责奇偶校验/ecc的sdram装置200b-5仍为一个。
总之，为了设为4存储列结构，针对每个存储列，关于对应的sdram装置200b设置200b-1、200b-2、200b-3、200b-4，分别将对应的数据掩码信号、dqm0-144a、dqm1-144b、dqm2-144c、dqm3-144d连接至对应的各sdram装置200b-1、200b-2、200b-3、200b-4。
由此，在选择了某个存储列的情况下，输出(输入)与该选择的存储列对应的sdram装置200b的数据。
在负责奇偶校验/ecc的sdram装置200b-5的4种端子dqm0～dqm3分别施加了4种数据掩码信号即dqm0-114a、dqm0-114b、dqm0-114c、dqm0-114d。其结果是，通过否定某个数据掩码信号，来输出(输入)32比特的数据宽度中的某个8比特数据来作为奇偶校验/ecc。另外，sdram装置200b具有32比特的数据宽度，将该32比特的数据划分为4个8比特的数据。并且，关于各8比特的施加数据掩码信号的端子为4种端子dqm0～dqm3。因此，若某个数据掩码信号被否定，则可将与其对应的8比特的数据作为奇偶校验/ecc使用。
此外，这样每个存储列具备sdram装置200b，因此若调整sdram装置200b的个数，则能够容易地构成任意存储列数的存储器。即，该第九实施方式中使用5个sdram装置200b来构成4存储列结构的存储器，但若使用4个(200b-1/2/3/5)sdram装置200b，则能够容易地构成3存储列结构的存储器，若使用3个(200b-1/2/5)sdram装置200b，则能够容易地构成2存储列结构的存储器(与第八实施方式相同)，若使用2个(200b-1/5)sdram装置200b，则能够容易地构成1存储列结构的存储器(与第八实施方式相同)。此外，使用与为了构成该第九实施方式而采用的印刷配线板相同的印刷配线板，可容易地构成1～4存储列的存储器。
＜第十实施方式＞
图15a、图15a、图15c、图17a、图17b表示了本发明的第十实施方式的存储器的电路结构图。该第十实施方式所示的例子为2存储列结构，且数据总线宽度为64比特的例子。此外，奇偶校验/ecc为16比特以下。此外，使用数据宽度为32比特(x32)的sdram装置200a-1、200a-2、200a-3、200c-1、200c-2。
总之，该第十实施方式相对于第八实施方式将数据总线宽度扩大为2倍的64比特。因此，如上所述，图15a、图15b、图15c的部分的电路结构与第八实施方式相同。该第十实施方式是追加了与该第八实施方式的结构的数据部分相关的电路结构即图17a、图17b的结构，使位宽成为64位宽的存储器。另外，奇偶校验/ecc的结构与第八实施方式相同，省略其说明。因此，该第十实施方式的动作与第八实施方式实质相同，省略存储器整体的动作说明。
这样，在该第十实施方式中，使用5个sdram装置200来构成2存储列结构的存储器，但显然若使用3个(200a-1/3和200c-1)sdram装置200则可构成1存储列结构的存储器。因此，使用在实现图15a、图15b、图15c、图17a、图17b时所做出的印刷配线板，可自由地构成2存储列结构的存储器(使用5个sdram装置200)和1存储列结构的存储器(使用3个sdram装置200)。换言之，使用同一结构的印刷配线板，可应对1存储列结构和2存储列结构这两者。
＜第十一实施方式＞
图16a、图16b、图16c、图16d、图16e、图18a、图18b、图18c、图18d表示了本发明的第十一实施方式的存储器的电路结构图。该第十一实施方式所示的例子为4存储列结构，数据总线宽度为64比特的例子。
此外，奇偶校验/ecc为8比特以下。此外，使用了数据宽度为32比特(x32)的sdram装置200b-1、200b-2、200b-3、200b-4、200b-5、200d-1、200d-2、200d-3、200d-4。
总之，该第十一实施方式相对于第九实施方式将数据总线宽度扩大为2倍的64比特。因此，如上所述，图16a～图16e的部分的电路结构与第九实施方式相同。该第十一实施方式是追加与该第九实施方式的结构的数据部分加相关的电路结构即图18a～图18d的结构，使位宽成为64位宽的存储器。另外，奇偶校验/ecc的结构与第九实施方式相同，省略其说明。因此，本实施例11的动作与第九实施方式实质相同，省略存储器整体的动作说明。
这样，在本实施例11中，使用9个sdram装置200来构成4存储列结构的存储器，但显然若使用7个(200b-1/2/3/5和200d-1/2/3)sdram装置200则可构成3存储列结构的存储器。同样地，若使用5个(200b-1/2/5和200d-1/2)sdram装置200则可容易构成2存储列结构的存储器，若使用3个(200b-1/5和200d-1)sdram装置200则可容易构成1存储列结构的存储器。此外，使用与为了构成该第十一实施方式而采用的印刷配线板相同的印刷配线板，可容易地构成1～4存储列的存储器。
＜效果＞
如以上说明的那样，根据本实施例，代替cs#(片选信号)使用dqm(数据掩码信号)来选择作为访问对象的存储列。其结果是，仅通过是否对数据进行掩码来控制数据输出(输入)，因此可更迅速地访问数据。其结果是，相较于使用cs#的情况，还具有能够进一步抑制用于避免存储列之间的竞争的权重插入的情况，能够降低在性能方面产生不利的可能性。并且，通过使用地址的下位比特来进行存储列的选择，能够扩大sdram高速页面模式的外观的页面大小，能够期待改善性能。
此外，例如在下述那样的结构的情况下，能够使奇偶校验/ecc用sdram装置的个数小于存储列数，能够抑制浪费的产生。
(i)使用具有16比特的数据端口的sdram装置，实现8比特以下的奇偶校验/ecc的情况。
(ii)使用具有32比特的数据端口的sdram装置，实现8比特以下的奇偶校验/ecc的情况。
(iii)使用具有32比特的数据端口的sdram装置，实现16比特以下的奇偶校验/ecc的情况。
(iv)构成3存储列以上的多存储列存储器，使用32位宽的sdram装置实现24比特以下的奇偶校验/ecc的情况。
此外，可对以上说明的结构的存储器应用dqm方式，该dqm方式可以通过sdram控制器来执行，也可以通过兼作sdram控制器的处理器来执行。
＜与对比文件的比较、探讨＞
(1)在上述的专利文献1中，公开了能够使用具有比电子装置的内部总线宽的总线宽度的存储模块的技术。因此，公开了一边对于用于确定数据的信号的一部分进行解码来生成掩码信号，一边针对段并行进行针对数据输入输出端子的数据输入输出的技术(权利要求1等)。
然而，在本发明中，以sdram装置为直接的控制对象，以增加存储容量、改善性能等为目的。与此相对，在专利文件1所记载的技术中，以存储模块为控制的对象，以对总线宽度狭窄的设备使用总线宽度宽的存储模块为目的，这一点与本发明的技术有很大不同。
此外，在专利文献1中，完全没有关于奇偶校验、ecc的记述。关于附带奇偶校验/ecc的存储模块，难以应用专利文献1的技术。一般的附带奇偶校验/ecc的存储模块的奇偶校验/ecc用数据掩码信号通常只有一个。因此，仅基于专利文献1的技术难以选择段。因此，认为专利文献1的方法仅适用于不附带奇偶校验/ecc的存储模块。
与此相对，根据本发明的技术，如上所述，能够实现专利文献1无法应对的附带奇偶校验/ecc的存储结构，可实现可靠性高的存储器。
并且，根据本发明的技术，与基于cs#(片选信号)的以往的多存储列控制方式相比，可减少附带奇偶校验/ecc的sdram装置的个数，并且，能够提高作为存储器的访问性能。
(2)上述的专利文献2所记载的技术是将dqm信号(数据掩码信号)在不使用地址线的定时(即，将cs#否定的定时)，使用该地址线发送数据掩码信号的技术。其结果是，可减少数据掩码信号的信号线。因此，与本发明的技术相比，其目的、所采用的技术原理明显不同。
专利文献2的数据掩码信号用于字节通道的访问控制这样的一般的用途，而不是像本发明那样用于存储列的选择。
(3)上述的专利文献3所记载的技术是将“处理器+sdram”结构收纳于2组sip的情况下，用于将sdram的接口一条化的技术。与本发明的技术相比，其目的、所采用的技术原理明显不同。专利文献3的数据掩码信号用于字节通道的访问控制这样的一般的用途，而不是像本发明那样用于存储列的选择。
以上，对本发明的实施方式进行了详细说明，但上述的实施方式仅为实施本发明的具体例。本发明的技术范围并不限于上述实施方式。本发明在不脱离其宗旨的范围内可进行各种变更，这些变更也包含在本发明的技术范围内。
符号说明
10处理器
12sdram装置
14sdram控制器
16数据线
20a、20b、20c、20dsdram装置
22adqm0
22bdqm1
100a、100b、100c、100d、100e、100f、100g、100h、100i、100jsdram装置
104冲突
106处理器地址
108激活命令地址
110读写命令地址
112存储列比特
114a、dqm0
114bdqm1
114cdqm2
114ddqm3
200a、200b、200c、200dsdram装置。