技术特征：
技术总结
本发明公开了一种基于FPGA原语的PHY接口，包括输入输出缓冲器、延迟单元、输入串并转换器以及输出串并转换器，其中输入串并转换器与输出串并转换器均与用户逻辑模块相连接，且输入串并转换器与输出串并转换器均设置有输入接口时钟和分频时钟，用户逻辑模块能够通过调整输入接口时钟和分频时钟的相位差来改变所述PHY接口的数据传输延时。由于利用FPGA原语实现的PHY接口固有延时较低，且能够通过用户逻辑模块调整时钟实现调整数据传输延时，因而提高了PHY接口的灵活性，并降低了PHY接口的数据传输延时。本发明还提供了一种FPGA芯片，其作用与上述PHY接口相对应。
技术研发人员：任智新
受保护的技术使用者：郑州云海信息技术有限公司
技术研发日：2018.07.25
技术公布日：2018.12.11