一种面向GPU芯片硬件架构的建模方法及视图系统与流程

本发明涉及计算机硬件建模技术领域，尤其涉及一种面向gpu芯片硬件架构的建模方法及视图系统。

背景技术：

随着图形化应用的不断增加，早期单靠中央处理单元(centralprocessingunit，cpu)进行图形绘制的解决方案已经难以满足成绩和技术增长的图形处理需求，图形处理器(graphicprocessingunit，gpu)应运而生。从1999年nvidia发布第一款gpu产品至今，gpu技术的发展主要经历了固定功能流水线阶段、分离染色器架构阶段、统一染色器架构阶段，其图形处理能力不断提升，应用领域也从最初的图形绘制逐步扩展到通用计算领域。gpu流水线高速、并行的特征和灵活的可编程能力，为图形处理和通用并行计算提供了良好的运行平台。

对于类似于gpu这样的超大规模集成电路芯片的软/硬件架构、设计，如何完成从传统的规格说明书文档到硬件rtl电路实现的跨越，成为工程实践过程中一个重要的、急待解决的问题。

技术实现要素：

基于背景技术中存在的问题，本发明提供的一种基于uml的面向gpu芯片架构顶层硬件的视图系统，能够解决在集成电路系统架构阶段快速描述功能、结构的问题。

第一方面，本发明提供了一种面向图形处理单元gpu芯片硬件架构的建模方法，根据统一建模语言uml和事务级建模tlm方法，对gpu芯片的硬件架构顶层进行事务级建模。

可选的,方法应用于面向gpu芯片硬件架构的视图系统，视图系统包括，主机接口单元1、图形管线单元2、帧缓冲cache单元3、纹理cache单元4、显示控制单元5、axi总线交叉开关6、第一ddr控制器7和第二ddr控制器8，方法还包括：

主机接口单元1接收主机发送的opengl函数命令，通过对opengl函数命令进行解析获得图形命令，将图形命令发送至图形管线单元2；

图形管线单元2根据图形命令对图形数据进行计算，并将需要在屏幕上显示的图形数据发送至axi总线交叉开关6；

axi总线交叉开关6将来自显示控制单元5、主机接口单元1和图形管线单元2的axi总线访问，转化为对第一ddr控制器7、第二ddr控制器8的寄存器配置和数据通道访问；

显示控制单元5通过访问axi总线交叉开关6，获取屏幕待显示的数据，并对数据进行显示；

第一ddr控制器7和第二ddr控制器8将来自axi总线交叉开关6的寄存器配置和数据通道访问，转化为ddr存储器的接口读写访问。

可选的，图形命令至少包括：

图形绘制命令、图形功能命令和图形寄存器资源访问命令。

第二方面，本发明提供了一种面向gpu芯片硬件架构的视图系统包括，主机接口单元1、图形管线单元2、帧缓冲cache单元3、纹理cache单元4、显示控制单元5、axi总线交叉开关6、第一ddr控制器7和第二ddr控制器8；

主机接口单元1，用于解析主机发送的opengl函数命令，获得图形命令，并将图形命令发送至图形管线单元2；

图形管线单元2，用于根据图形命令对图形数据进行计算，并将需要在屏幕上显示的图形数据发送至axi总线交叉开关6；

axi总线交叉开关6，用于将来自显示控制单元5、主机接口单元1和图形管线单元2的axi总线访问，转化为对第一ddr控制器7、第二ddr控制器8的寄存器配置和数据通道访问；

显示控制单元5，用于通过访问axi总线交叉开关6获取屏幕待显示的数据，并对数据进行显示；

第一ddr控制器7和第二ddr控制器8，用于将来自axi总线的寄存器配置和数据通道访问，转化为ddr存储器的接口读写访问；

帧缓冲cache单元3，用于存储ddr0内部帧缓冲区数据的镜像；

纹理cache单元4，用于存储ddr0内部纹理缓冲区数据的镜像。

可选的，主机接口单元1包括了host2pciecfgexport端口，该端口与host的host2pciecfgport端口进行相连，端口之间通过pciecfgif接口进行通信；

主机接口单元1包括了pcie2hostmemport端口，该端口与host的pcie2hostmemexport端口进行相连，端口之间通过pcie2hostif接口进行通信；

主机接口单元1包括了cmd2romport端口，该端口与rom的cmd2romexport端口进行相连，端口之间通过romreadif接口进行通信；

主机接口单元1包括了cmd2sgugraphport端口，该端口与图形管线单元2的cmd2sgugraphexport端口进行相连，端口之间通过cmd2sgugraphif接口进行通信；

主机接口单元1包括了rou2pcieintexport端口、spmu2pcieintexport端口、jsu2pcieintexport端口、geu2pcieintexport端口，分别依次与图形管线单元2的rou2pcieintport端口、spmu2pcieintport端口、jsu2pcieintport端口、geu2pcieintport端口进行相连，上述端口之间通过pciebackendintif接口进行通信；

主机接口单元1包括了archregport端口，该端口与图形管线单元2的archregexport端口进行相连，端口之间通过pciebackendregif接口进行通信；

主机接口单元1包括了dma2axiport端口、cmd2axiport端口、cmdicache2axiport端口、cmddcache2axiport端口，上述端口分别依次与axi总线交叉开关6的dma2axiexport端口、cmd2axiexport端口、cmdicache2axiexport端口、cmddcache2axiexport端口进行相连，端口之间通过aximasterif接口进行通信；

主机接口单元1包括了dcarchregport端口，该端口与显示控制单元5的dcarchregexport端口进行相连，端口之间通过pciebackendregif接口进行通信。

可选的，图形管线单元2包括了usa2axiport端口，该端口与axi总线交叉开关6的usa2axiexport端口相连，端口之间通过aximasterif接口进行通信；

图形管线单元2包括了framecacheport端口，该端口与帧缓冲cache单元3的framecacheexport端口相连，端口之间通过framecacheif接口进行通信；

图形管线单元2包括了texcacheport端口，该端口与纹理缓冲cache单元的texcacheexport端口相连，端口之间通过texturecacheif接口进行通信。

可选的，显示控制单元5包括了dc2axiport端口，该端口与axi总线交叉开关6的dc2axiexport端口相连，端口之间通过aximasterif接口进行通信；

显示控制单元5包括了displayport端口，该端口与display的displayexport端口相连，端口之间通过displayif接口进行通信。

可选的，帧缓冲cache单元3包括了pcache2axiport端口，该端口与axi总线交叉开关6的pcache2axiexport端口进行相连，上述端口之间通过aximasterif接口进行通信。

可选的，纹理缓冲cache单元包括了tcache2axiport端口，该端口与axi总线交叉开关6的tcache2axiexport端口进行相连，端口之间通过aximasterif接口进行通信。

可选的，第一ddr控制器7包括了axislaveexport端口，该端口与axi总线交叉开关6的axislaveport[0]端口相连，端口之间通过axislaveif接口进行通信；

第一ddr控制器7包括了ddrport端口，该端口与ddr0的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。

可选的，第二ddr控制器8包括了axislaveexport端口，该端口与axi总线交叉开关6的axislaveport[1]端口相连，端口之间通过axislaveif接口进行通信；

第二ddr控制器8包括了ddrport端口，该端口与ddr1的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。

本发明实施例提供的技术方案能够解决在集成电路系统架构阶段快速描述功能、结构的问题，弥补了系统规格说明书和硬件rtl电路实现之间的巨大鸿沟，便于系统架构自顶向下不断细化形成硬件rtl电路，便于软硬件人员协调工作，减少不必要的迭代。基于uml的gpu芯片架构顶层硬件tlm模型，还可以根据图形视图自动生成代码框架。可见，本发明可达到的技术效果包括：

1、采用uml统一建模语言，可以通过视图来摆脱传统文字描述文档的不准确性和二义性，便于项目组成员之间的技术交流；

2、采用tlm的函数调用通信方式事务级建模，避免了硬件电路模块之间繁琐的信号连接描述，可以快速对模型进行适应性修改；

3、通过本发明的模型，可以快速探索、评估gpu大规模集成电路硬件架构，适用于集成电路早期的系统级架构设计开发；

4、通过本发明的模型，可以为项目后期tlm模型设计提供开发输入。

附图说明

图1是本发明基于uml的gpu芯片架构顶层硬件tlm模型结构框图。

具体实施方式

下面结合附图和具体实施例，对本发明的技术方案进行清楚、完整地表述。显然，所表述的实施例仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提所获得的所有其他实施例，都属于本发明的保护范围。

本发明中，为了缩短从系统架构文档到硬件寄存器传输级(registertransferlevel，rtl)电路实现之间的巨大鸿沟，必须要在这两个阶段之间采用一种高级建模语言对整个电路系统的功能、架构进行描述，同时又不能陷入硬件电路繁杂的信号时序、门电路之中。

需要说明的是，事务级模型(transactionlevelmodels，tlm)是比rtl级更高的抽象级别，在此级别可以根据系统的初始功能规范快速建立硬件的可执行规范、快速创建系统模型。通过在其中加入时序细节，可以评估系统的性能、探索系统的结构。

需要补充的是，uml(unifiedmodelinglanguage)又称统一建模语言或标准建模语言，是始于1997年一个omg标准，它是一个支持模型化和软件系统开发的图形化语言，为软件开发的所有阶段提供模型化和可视化支持。

实施例一

一种面向图形处理单元gpu芯片硬件架构的建模方法，其特征在于：

根据统一建模语言uml和事务级建模tlm方法，对gpu芯片的硬件架构顶层进行事务级建模。

优选的，方法应用于面向gpu芯片硬件架构的视图系统，视图系统包括，主机接口单元1、图形管线单元2、帧缓冲cache单元3、纹理cache单元4、显示控制单元5、axi总线交叉开关6、第一ddr控制器7和第二ddr控制器8，方法还包括：

主机接口单元1接收主机发送的opengl函数命令，通过对opengl函数命令进行解析获得图形命令，将图形命令发送至图形管线单元2；

图形管线单元2根据图形命令对图形数据进行计算，并将需要在屏幕上显示的图形数据发送至axi总线交叉开关6；

axi总线交叉开关6将来自显示控制单元5、主机接口单元1和图形管线单元2的axi总线访问，转化为对第一ddr控制器7、第二ddr控制器8的寄存器配置和数据通道访问；

显示控制单元5通过访问axi总线交叉开关6，获取屏幕待显示的数据，并对数据进行显示；

第一ddr控制器7和第二ddr控制器8将来自axi总线交叉开关6的寄存器配置和数据通道访问，转化为ddr存储器的接口读写访问。

优选的，图形命令至少包括：图形绘制命令、图形功能命令和图形寄存器资源访问命令。

实施例二

如图1所示，本发明实施例提供了一种面向gpu芯片硬件架构的视图系统，视图系统包括，主机接口单元1、图形管线单元2、帧缓冲cache单元3、纹理cache单元4、显示控制单元5、axi总线交叉开关6、第一ddr控制器7和第二ddr控制器8；

下面分别详细介绍各模块的具体结构及功能：

主机接口单元1，用于解析主机发送的opengl函数命令，获得图形命令，并将图形命令发送至图形管线单元2；

图形管线单元2，用于根据图形命令对图形数据进行计算，并将需要在屏幕上显示的图形数据发送至axi总线交叉开关6；

axi总线交叉开关6，用于将来自显示控制单元5、主机接口单元1和图形管线单元2的axi总线访问，转化为对第一ddr控制器7、第二ddr控制器8的寄存器配置和数据通道访问；

显示控制单元5，用于通过访问axi总线交叉开关6获取屏幕待显示的数据，并对数据进行显示；

第一ddr控制器7和第二ddr控制器8，用于将来自axi总线的寄存器配置和数据通道访问，转化为ddr存储器的接口读写访问；

帧缓冲cache单元3，用于存储ddr0内部帧缓冲区数据的镜像；

纹理cache单元4，用于存储ddr0内部纹理缓冲区数据的镜像。

优选的，主机接口单元1包括了host2pciecfgexport端口，该端口与host的host2pciecfgport端口进行相连，端口之间通过pciecfgif接口进行通信；

主机接口单元1包括了pcie2hostmemport端口，该端口与host的pcie2hostmemexport端口进行相连，端口之间通过pcie2hostif接口进行通信；

主机接口单元1包括了cmd2romport端口，该端口与rom的cmd2romexport端口进行相连，端口之间通过romreadif接口进行通信；

主机接口单元1包括了cmd2sgugraphport端口，该端口与图形管线单元2的cmd2sgugraphexport端口进行相连，端口之间通过cmd2sgugraphif接口进行通信；

主机接口单元1包括了rou2pcieintexport端口、spmu2pcieintexport端口、jsu2pcieintexport端口、geu2pcieintexport端口，分别依次与图形管线单元2的rou2pcieintport端口、spmu2pcieintport端口、jsu2pcieintport端口、geu2pcieintport端口进行相连，上述端口之间通过pciebackendintif接口进行通信；

主机接口单元1包括了archregport端口，该端口与图形管线单元2的archregexport端口进行相连，端口之间通过pciebackendregif接口进行通信；

主机接口单元1包括了dma2axiport端口、cmd2axiport端口、cmdicache2axiport端口、cmddcache2axiport端口，上述端口分别依次与axi总线交叉开关6的dma2axiexport端口、cmd2axiexport端口、cmdicache2axiexport端口、cmddcache2axiexport端口进行相连，端口之间通过aximasterif接口进行通信；

主机接口单元1包括了dcarchregport端口，该端口与显示控制单元5的dcarchregexport端口进行相连，端口之间通过pciebackendregif接口进行通信。

优选的，图形管线单元2包括了usa2axiport端口，该端口与axi总线交叉开关6的usa2axiexport端口相连，端口之间通过aximasterif接口进行通信；

图形管线单元2包括了framecacheport端口，该端口与帧缓冲cache单元3的framecacheexport端口相连，端口之间通过framecacheif接口进行通信；

图形管线单元2包括了texcacheport端口，该端口与纹理缓冲cache单元的texcacheexport端口相连，端口之间通过texturecacheif接口进行通信。

优选的，显示控制单元5包括了dc2axiport端口，该端口与axi总线交叉开关6的dc2axiexport端口相连，端口之间通过aximasterif接口进行通信；

显示控制单元5包括了displayport端口，该端口与display的displayexport端口相连，端口之间通过displayif接口进行通信。

优选的，帧缓冲cache单元3包括了pcache2axiport端口，该端口与axi总线交叉开关6的pcache2axiexport端口进行相连，上述端口之间通过aximasterif接口进行通信。

优选的，纹理缓冲cache单元包括了tcache2axiport端口，该端口与axi总线交叉开关6的tcache2axiexport端口进行相连，端口之间通过aximasterif接口进行通信。

优选的，第一ddr控制器7包括了axislaveexport端口，该端口与axi总线交叉开关6的axislaveport[0]端口相连，端口之间通过axislaveif接口进行通信；

第一ddr控制器7包括了ddrport端口，该端口与ddr0的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。

优选的，第二ddr控制器8包括了axislaveexport端口，该端口与axi总线交叉开关6的axislaveport[1]端口相连，端口之间通过axislaveif接口进行通信；

第二ddr控制器8包括了ddrport端口，该端口与ddr1的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。

本发明实施例提供的技术方案能够解决在集成电路系统架构阶段快速描述功能、结构的问题，弥补了系统规格说明书和硬件rtl电路实现之间的巨大鸿沟，便于系统架构自顶向下不断细化形成硬件rtl电路，便于软硬件人员协调工作，减少不必要的迭代。基于uml的gpu芯片架构顶层硬件tlm模型，还可以根据图形视图自动生成代码框架。可见，本发明可达到的技术效果包括：

1、采用uml统一建模语言，可以通过视图来摆脱传统文字描述文档的不准确性和二义性，便于项目组成员之间的技术交流；

2、采用tlm的函数调用通信方式事务级建模，避免了硬件电路模块之间繁琐的信号连接描述，可以快速对模型进行适应性修改；

3、通过本发明的模型，可以快速探索、评估gpu大规模集成电路硬件架构，适用于集成电路早期的系统级架构设计开发；

4、通过本发明的模型，可以为项目后期tlm模型设计提供开发输入。

综上所述，主机接口单元1实现了将来自主机host的opengl函数命令解析分类为图形绘制命令、图形功能命令和图形寄存器资源访问命令，并将这三类命令发送给图形管线单元2；主机接口单元1实现了将来自主机host的图形数据传递给图形管线单元2或axi总线交叉开关6；

图形管线单元2实现了按照来自于主机接口单元1的图形命令对图形数据进行计算，并将需要在屏幕上显示的图形数据发送给axi总线交叉开关6；

axi总线交叉开关6实现了将来自axi主设备(包括显示控制单元5、主机接口单元1和图形管线单元2)的axi总线访问，转化为对axi从设备(包括第一ddr控制器7、第二ddr控制器8)的寄存器空间或mem空间访问；

显示控制单元5实现了通过访问axi总线交叉开关6获取屏幕待显示的数据，并将数据发送给display进行显示；

第一ddr控制器7、第二ddr控制器8实现了将来自axi总线的读写操作访问，转化为ddr存储器的接口读写访问；

需要说明的是，模块间通信所包含的接口服务描述如下：

主机接口单元1包括了host2pciecfgexport端口，pciecfgif接口提供了write_architect_register、read_architect_register服务；

主机接口单元1包括了pcie2hostmemport端口，pcie2hostif接口提供了write_host_mem、read_host_mem服务；

主机接口单元1包括了cmd2romport端口，romreadif接口提供了read服务；

主机接口单元1包括了cmd2sgugraphport端口，cmd2sgugraphif接口提供了get_graph_draw_service、get_graph_func_service、get_graph_reg_service、put_graph_draw_command、put_graph_function_code、put_graph_reg_access、set_cmd_status服务；

主机接口单元1包括了cmd2spmuport端口，cmd2spmuif接口提供了report_exception服务；

主机接口单元1包括了rou2pcieintexport端口、spmu2pcieintexport端口、jsu2pcieintexport端口、geu2pcieintexport端口，其中，pciebackendintif接口提供了report_interrupt服务；

主机接口单元1包括了archregport端口，pciebackendregif接口提供了arch_reg_read、arch_reg_write服务；

主机接口单元1包括了dma2axiport端口、cmd2axiport端口、cmdicache2axiport端口、cmddcache2axiport端口，aximasterif接口提供了request_bus、release_bus、read_bus、write_bus服务；

主机接口单元1包括了dcarchregport端口，pciebackendregif接口提供了arch_reg_read、arch_reg_write服务；

图形管线单元2的aximasterif接口提供了request_bus、release_bus、read_bus、write_bus服务；

显示控制单元5包括了dc2axiport端口，aximasterif接口提供了request_bus、release_bus、read_bus、write_bus服务；

显示控制单元5包括了displayport端口，其与display的displayexport端口相连，端口之间通过displayif接口进行通信。其中，displayif接口提供了refresh_screen服务；

第一ddr控制器7包括了axislaveexport端口，其与axi总线交叉开关6的axislaveport[0]端口相连，端口之间通过axislaveif接口进行通信。其中，axislaveif接口提供了read_slave、write_slave服务；

第一ddr控制器7包括了ddrport端口，其与ddr0的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。其中，ddraccessif接口提供了read、write服务；

第二ddr控制器8包括了axislaveexport端口，其与axi总线交叉开关6的axislaveport[1]端口相连，端口之间通过axislaveif接口进行通信。其中，axislaveif接口提供了read_slave、write_slave服务；

第二ddr控制器8包括了ddrport端口，其与ddr1的ddrexport端口相连，端口之间通过ddraccessif接口进行通信。其中，ddraccessif接口提供了read、write服务；

最后应说明的是，以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

本发明采用的方法是使用uml视图语言对gpu顶层硬件架构进行事务级建模，避免采用传统文档形式描述硬件架构容易造成文字描述的不准确性和二义性、同时也避免硬件底层繁琐的电路信号设计，可以快速评估大规模硬件系统的架构，适用于集成电路早期的系统级架构设计开发。