信号速率判别电路的制作方法

本实用新型涉及集成电路，尤其涉及高速率的突发接收电路。

背景技术：

传统高速率的突发接收电路，主要采用幅值判决电路来触发信号判决有效。基于噪声的考虑，传统电路无法有效判决低输入幅值的信号。

基于噪声考虑和提高输入信号幅值灵敏度需求，信号速率判决电路(基于判决输入信号是否符合传输协议要求)成为一种必要。现有技术中，多采用相位判决方式，如图1所示，这是现有的信号速率判决电路的结构框架图。图中输入放大级，输出缓冲级组成高速信号放大器的信号通道部分。高速交流信号从输入端DIN，/DIN输入，经过放大后从输出端DOUT，/DOUT输出。模拟信号经过幅值判决电路Signal Level Detector做初级的幅值判决，然后经过噪声判决电路Noise Discriminator做信号速率判决，如果二者依次判定有效，则通过信号判决输出电路Signal Detect Generator输出判决信号。

其噪声判决电路Noise Discriminator的框架结构如下所示：其依次判决第一个信号和第二个信号边沿是否大于PLL并且小于PUL的时间设置，判决第二个信号和第三个信号边沿是否大于PLL并且小于PUL的时间设置，如果判决依次正确则输出信号有效确认。

噪声判决电路Noise Discriminator采用数据边沿的相位差来分析数据，受电路的电源地噪声和电路级联时延影响较大。首先，数据边沿通过级联的电路将产生可变时延；其次，电源地噪声所引起的相位差影响不可忽略；第三，噪声判决电路中的时延电路为固定，其不可调整批次所带来的偏差的影响。

技术实现要素：

本实用新型所要解决的主要技术问题是提供一种信号速率判别电路，提供一种新的数据数率判决机制，其不受工艺参数变化，批次变化，温度变化，电源地噪声和电路级联的影响

为了解决上述的技术问题，本实用新型提供了一种信号速率判别电路，包括：并行设置的幅值判决电路和上升沿/下降沿计数电路；所述幅值判决电路和上升沿/下降沿计数电路分别独立判断输入信号的幅值和上升沿/下降沿的个数；若两者同时/任一满足预设条件，则判断输入信号为协议信号；

所述上升沿/下降沿计数电路包括第一计数单元、第二计数单元和第三计数单元，其输入端分别与输入信号DIN连接；当输入信号的第一个上升沿/下降沿到来时，第一计数单元输出高电平信号；

所述第一计数单元输出的高电平信号经过第一延迟单元后形成延时判别信号，并输入判别单元；所述第二计数单元、第三计数单元输出的信号也输入所述判别单元；在延迟时间tset内，若输入信号有第M个上升沿/下降沿到来时，第二计数单元输出高电平信号；若输入信号有第N个上升沿/下降沿到来时，第三计数单元输出高电平信号，N>M；

所述判别单元在延时判别信号的高电平到来时，采集第二计数单元和第三计数单元的输出信号，若二者皆为低电平或者皆为高电平，则判别单元输出低电平信号，判断该输入信号为噪声；若第二计数单元输出高电平、第三计数单元输出低电平，则判别单元输出高电平信号，判断该输入信号为协议信号。

在一较佳实施例中：所述第一延迟单元的延迟时间tset，根据用户需要自行设置。

在一较佳实施例中：当所述判别单元输出低电平信号时，所述延时判别信号经过第二延迟单元再延时一定时间后，形成一复位触发信号；当复位触发信号的高电平到来时，复位反馈单元生成一低电平的复位反馈信号。

在一较佳实施例中：所述复位反馈信号经过第三延迟单元再延迟一定时间后，形成低电平的复位信号，所述复位信号将所有的输出信号复位至低电平状态。

相较于现有技术，本实用新型的技术方案具备以下有益效果：

本实用新型还提供了一种信号速率判别方法和电路，数字输出并锁存得到设定时间内的上升个数标志位，当标志位满足设定条件时输出协议信号确认信号。电路不受电源地噪声和电路级联引起的时延相位差影响。数字控制上升沿 (下降沿)计数时间和反馈RST时间，避免批次差别引起电路失效

附图说明

图1为现有技术中现有的信号速率判决电路的结构框架图；

图2为本实用新型优选实施例中信号速率判别电路的结构框架图；

图3为本实用新型优选实施例中上升沿计数电路的电路图；

图4为本实用新型优选实施例中上升沿计数电路判决成功的时序图；

图5为本实用新型优选实施例中上升沿计数电路判决失败的时序图。

具体实施方式

下文结合附图和具体实施方式对本实用新型做进一步说明。

参考图2和3，一种信号速率判别电路，包括：并行设置的幅值判决电路 signal level detector和上升沿计数电路counter detector；所述幅值判决电路signal level detector和上升沿计数电路counter detector分别独立判断输入信号的幅值和上升沿的个数；若两者同时/任一满足预设条件，则判断输入信号为协议信号；幅值判决电路signal level detector为现有技术，不是本实用新型的重点，因此在此不再赘述。上升沿计数电路counter detector也可以等效替换为下降沿计数电路，原理相同，属于简单替换，不再赘述。

所述上升沿计数电路counter detector包括第一计数单元、第二计数单元和第三计数单元，其输入端分别与输入信号DIN连接；当输入信号的第一个上升沿到来时，第一计数单元输出高电平信号L<1>；

所述第一计数单元输出的高电平信号经过第一延迟单元delay ctrl后形成延时判别信号judge edge，并输入判别单元；所述第二计数单元、第三计数单元输出的信号通过digtal process后也输入所述判别单元；在延迟时间tset内，若输入信号有第M个上升沿到来时，第二计数单元输出高电平信号L<3>；若输入信号有第N个上升沿到来时，第三计数单元输出高电平信号L<4>，N>M；本实施例中，M为6，N为8。

所述判别单元在延时判别信号judge edge的高电平到来时，采集第二计数单元和第三计数单元的输出信号，若二者皆为低电平或者皆为高电平，则表示，在延迟时间内的上升沿个数太少或者太多，则判别单元输出低电平信号，判断该输入信号为噪声；若第二计数单元输出高电平、第三计数单元输出低电平，则判别单元输出高电平信号，判断该输入信号为协议信号。

所述第一延迟单元delay ctrl的延迟时间tset，延迟时间tset，据用户需要自行设置。

本实施例中，当所述判别单元输出低电平信号时，所述延时判别信号judge edge经过第二延迟单元delay再延时一定时间后，形成一复位触发信号judge edge delay；当复位触发信号judge edge delay的高电平到来时，复位反馈单元生成一低电平的复位反馈信号RSTN feedback。

所述复位反馈信号RSTN feedback经过第三延迟单元delay再延迟一定时间后，形成低电平的复位信号RSTN，所述复位信号RSTN将所有的输出信号复位至低电平状态。

如图4和图5所示，在图4中，在延迟时间tset内，第二计数单元输出高电平信号L<3>，而第三计数单元输出低电平信号L<4>；这就说明了在这段时间内，上升沿的个数在6-8个之间。满足协议信号的规格，所述判别单元输出高电平信号SD。而在图5中，在延迟时间tset内，第二计数单元输出低电平信号L<3>，而第三计数单元输出低电平信号L<4>；这就说明了在这段时间内，上升沿的个数在不足6个，不满足协议信号的规格，所述判别单元输出低电平信号SD。

以上所述，只是用图解说明本实用新型的一些原理，本说明书并非是要将本实用新型局限在所示所述的具体结构和适用范围内，故凡是所有可能被利用的相应修改以及等同物，均属于本实用新型所申请的专利范围。

除说明书所述技术特征外，其余技术特征均为本领域技术人员已知技术。