技术特征：
技术总结
本发明公开了基于FPGA的卷积神经网络IP核，其目的是在现场可编程逻辑阵列(FPGA)上实现卷积神经网络的运算加速。本发明根据卷积神经网络的基本模型，其具体架构包含卷积运算IP核、池化运算IP核、全连接运算IP核、冒泡法卷积层、冒泡法池化层、全连接层、特征图存储模块和参数存储模块。本发明各类IP核支持不同规模的卷积神经网络构建，根据所需的网络模型，实例化不同种类和数量的IP核。通过实例化IP核构建不同的神经网络层，充分利用FPGA的并行性实现卷积神经网络运算加速。通过Verilog HDL语言设计IP核实现不同FPGA移植。本发明极大提升卷积神经网络运算速度和效率，降低其处理功耗。
技术研发人员：常瀛修;廖立伟;曹健
受保护的技术使用者：北京大学软件与微电子学院;常瀛修;廖立伟;曹健;于敦山
技术研发日：2019.01.16
技术公布日：2019.05.21