片上系统敏感信号线的时序优化装置的制作方法

本发明涉及集成电路技术领域，特别涉及一种片上系统敏感信号线的时序优化装置。

背景技术：

在集成电路芯片的物理设计过程中，完成布线后的一项最重要，最必需的工作是静态时序分析。根据结果，如果出现时序违例，就要对物理设计进行优化。芯片(即片上系统)设计中的延时由器件延时和互连线(即器件之间的信号线)延时两部分构成。随着制造工艺的提升，设计的规模和集成度变得越来越高，互连线延迟所占比例急剧增大，并成为主要部分。

传统的时序优化方法在实施之后都需要重新局部布线，当时序收敛到一定阶段之后，局部的单元密度变得非常高，信号线延迟变得更加敏感，重新布线势必会影响到周边其它不需要做出改动的路径延迟，使得时序收敛迭代次数增加，效率降低。而且在时序优化过程中针对器件的调整，比如更换不同阈值电压的单元，增减单元驱动能力等方法，由于器件延时由时序库提供，在相同负载的条件下是离散的数值，因此通过调整器件不一定能够很好的达到时序优化目的，还会导致重新布线带来其它负面影响。

技术实现要素：

本发明提供了一种片上系统敏感信号线的时序优化装置，其目的是为了解决信号线的时序优化过程中会对周边不需要优化的路径产生负面影响，造成时序优化效率低的问题。

为了达到上述目的，本发明的实施例提供了一种片上系统敏感信号线的时序优化装置，包括：

设置于敏感信号线周围的电源屏蔽线，所述电源屏蔽线的电源端与片上系统的电源电路的输出端连接；

其中，所述敏感信号线为所述片上系统进行静态时序分析时时序违例路径上的信号线。

其中，所述电源屏蔽线包括多个依次串联的屏蔽线段，多个屏蔽线段中的首个屏蔽线段的电源端与所述片上系统的电源电路的输出端连接，所述多个屏蔽线段的宽度互不相同。

其中，所述多个屏蔽线段的长度互不相同。

其中，所述多个屏蔽线段位于所述敏感信号线的同一侧。

其中，所述多个屏蔽线段中的一部分屏蔽线段位于所述敏感信号线的第一侧，所述多个屏蔽线段中的另一部分屏蔽线段位于所述敏感信号线的第二侧，所述第一侧和所述第二侧为所述敏感信号线的两相对侧。

其中，所述电源屏蔽线与所述敏感信号线之间的距离大于或等于所述敏感信号线所在金属层中金属线之间的最小间距，且所述电源屏蔽线与所述敏感信号线之间的距离小于或等于所述敏感信号线所在金属层中金属线之间的最小间距的两倍。

本发明的上述方案至少有如下的有益效果：

在本发明的实施例中，在时序优化后期，针对片上系统进行静态时序分析时时序违例路径上的信号线，通过在该信号线的周围设置电源屏蔽线，改变该信号线的寄生阻容，从而在不对时序违例路径上的单元及其信号线做出任何改动、不影响信号线周边不需要做优化的路径的情况下，控制该信号线的传播延迟，完成了该信号线的时序优化，进而提高了片上系统的时序优化效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1是本发明实施例的时序优化装置与敏感信号线的结构示意图；

图2是现有技术中敏感信号线的线延迟模型的示意图；

图3是本发明实施例的敏感信号线的线延迟模型的示意图。

【附图标记说明】

1、敏感信号线；2、电源屏蔽线；201、屏蔽线段。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当元件被称为“固定于”或“设置于”另一个元件，它可以直接在另一个元件上或者间接在该另一个元件上。当一个元件被称为是“连接于”另一个元件，它可以是直接连接到另一个元件或间接连接至该另一个元件上。

需要理解的是，术语“长度”、“宽度”、“上”、“下”、“前”、“后”“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

如图1所示，本发明的实施例提供了一种片上系统敏感信号线的时序优化装置，该时序优化装置包括：设置于敏感信号线1周围的电源屏蔽线2，所述电源屏蔽线2的电源端与片上系统的电源电路的输出端连接。

其中，在本发明的实施例中，上述敏感信号线1为所述片上系统进行静态时序分析时时序违例路径上的信号线。

需要说明的是，在本发明的实施例中，上述电源屏蔽线2可以由一个屏蔽线段201构成，也可以包括多个依次串联的屏蔽线段201。电源屏蔽线2具体包括几个屏蔽线段201，由敏感信号线1需要调节的延迟决定。

具体的，在本发明的实施例中，当电源屏蔽线2包括多个依次串联的屏蔽线段201时，如图1所示，多个屏蔽线段201中的首个屏蔽线段201的电源端与所述片上系统的电源电路的输出端连接，所述多个屏蔽线段201的宽度互不相同。其中，电源屏蔽线2的电源端与片上系统的电源电路的输出端连接，是为了确保能改变敏感信号的寄生阻容。

其中，在本发明的实施例中，如图1所示，上述多个屏蔽线段201的长度可互不相同。需要说明的是，每个屏蔽线段201的长度和宽度均可根据敏感信号线1需要调节的延迟进行调整。另外，上述多个屏蔽线段201可位于所述敏感信号线1的同一侧，当然也可位于敏感信号线1的两侧，即多个屏蔽线段201中的一部分屏蔽线段201位于所述敏感信号线1的第一侧，所述多个屏蔽线段201中的另一部分屏蔽线段201位于所述敏感信号线1的第二侧，所述第一侧和所述第二侧为所述敏感信号线1的两相对侧。

需要说明的是，为满足布线要求，上述电源屏蔽线2与所述敏感信号线1之间的距离大于或等于所述敏感信号线1所在金属层中金属线之间的最小间距。同时为确保能改变敏感信号的寄生阻容，上述电源屏蔽线2与所述敏感信号线1之间的距离小于或等于所述敏感信号线1所在金属层中金属线之间的最小间距的两倍。作为一个优选的示例，上述最小间距为敏感信号线1所在金属层中敏感信号所使用的金属线之间的最小距离。

当然为确保能改变敏感信号的寄生阻容，上述电源屏蔽线2所采用的金属线为敏感信号的同等金属线。

需要进一步说明的是，为确保在对敏感信号线1进行时序优化时，不会引起该敏感信号线1周围的其他信号线的寄生阻容的改变，要求该敏感信号线1与其他信号线之间具有一定距离，确保在该敏感信号线1周围设置电源屏蔽线2后，该电源屏蔽线2不会改变其他信号线的寄生阻容。

值得一提的是，在本发明的实施例中，在时序优化后期，针对片上系统进行静态时序分析时时序违例路径上的信号线，通过在该信号线的周围设置电源屏蔽线2，改变该信号线的寄生阻容，从而在不对时序违例路径上的单元及其信号线做出任何改动、不影响信号线周边不需要做优化的路径的情况下，控制该信号线的传播延迟，完成了该信号线的时序优化，进而提高了片上系统的时序优化效率。

其中，在本发明的实施例中，以一具体实例对上述时序优化装置作进一步说明，在该实例中，假设敏感信号线两端的单元(即片上系统中该敏感信号连接的两个器件)为分别为cell_a和cell_b，那么在设置电源屏蔽线前，该敏感信号的线延迟模型如图2所示，根据该线延迟模型，可以推导出该敏感信号线的总延迟delay(1)＝c1r1。当在该敏感信号线的周围设置包括n(n为大于2的自然数)个屏蔽线段的电源屏蔽线后，该敏感信号线的线延迟模型如图3所示，根据该线延迟模型，可以推导出添加电源屏蔽线后该敏感信号线的总延迟delay(n)＝c1r1+c2(r1+r2)+…+cn(r1+r2+…+rn)。其中，ci表示第i个屏蔽线段的电容值，ri表示第i个屏蔽线段的电阻值，ci-1表示第i-1个屏蔽线段的电容值，ri-1表示第i-1个屏蔽线段的电阻值，i为大于等于1，小于等于n的整数。每个屏蔽线段可以根据实际情况调整宽度和长度以获得不同的电容和电阻值。通过在敏感信号周围设置电源屏蔽线的方法，最大化的保持了片上系统原有的物理状态，更加针对性和有效地完成了信号线延迟的优化。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。