一种基于高斯过程回归模型的成品率估计方法

本发明属于集成电路设计自动化，具体涉及一种基于高斯过程回归模型的成品率估计方法。

背景技术：

1、现有技术公开了，随着集成电路特征尺寸缩小到纳米尺度，工艺偏差越来越严重，由工艺偏差导致的成品率下降也越来越严重。研究时间显示，模拟电路对工艺偏差更为敏感，因此对成品率也更为重视；而sram等大量重复单元的电路，失效率要求非常低，对单个单元的失效率的要求达到10-6量级，业内对这类电路的成品率分析也越来越受到重视。

2、对于成品率估计，最为常见也最为精确的方法是蒙特卡洛分析，但实践显示，蒙特卡洛分析通常需要大量的仿真才能达到足够的成品率估计精度，导致计算量过大；而对于sram等失效率要求高的电路，采用蒙特卡洛分析，电路仿真次数可能要达到106量级以上才能出现1次失效，仿真代价无法忍受。

3、为了提高蒙特卡洛分析的效率，近年来业内提出了一系列的方法。其中，拉丁超立方[1]和准蒙特卡洛方法[2]通过设计实验的方式降低蒙特卡洛采样的次数；利用早期设计阶段的先验知识降低后期设计阶段的蒙特卡洛采样次数也是近年来提出的新的方法[3][4]；对于sram电路的成品率估计，近年来也有研究提出了一系列的新的方法来降低采样次数，包括重要性采样方法[5-8]，基于边界的方法[9-12]、子集方法[13]和调整方差的方法[14]等，所述方法通过改变采样分布等提高了失效概率，从而减少采样次数。

4、所述的方法虽然通过设计实验、利用不同设计阶段的相关性或者通过改变采样分布等策略降低了所需的采样次数，但实践显示，仍然无法避免最后的采样和仿真。由于不同的工艺参数之间的设计存在相关性，因此有关技术人员设想可以通过建立机器学习模型对成品率进行预测，从而进一步降低成品率分析中的电路仿真次数。

5、基于现有技术的现状，本技术的发明人拟提供一种基于高斯过程回归模型的成品率估计方法。

6、与本发明相关的现有技术有，

7、[1].michael stein.large sample properties of simulations using latinhypercube sampling.technometrics,29(2):143–151,1987.

8、[2].amith singhee,sonia singhal,and rob a rutenbar.practical,fastmonte carlo statistical static timing analysis:why and how.in proceed-ings ofthe 2008 ieee/acm international conference on computer-aided design,pages190–195.ieee press,2008.

9、[3].xin li,wangyang zhang,fa wang,shupeng sun,and chenjiegu.efficient parametric yield estimation of analog/mixed-signal circuits viabayesian model fusion.in 2012ieee/acm international conference on computer-aided design(iccad),pages 627–634.ieee,2012.

10、[4].chenlei fang,fan yang,xuan zeng,and xin li.bmf-bd:bayesian modelfusion on bernoulli distribution for efficient yield estimation of integratedcircuits.in 2014 51st acm/edac/ieee design automation conference(dac),pages1–6.ieee,2014.

11、[5].rouwaida kanj,rajiv joshi,and sani nassif.mixture importancesampling and its application to the analysis of sram designs in the presenceof rare failure events.in 2006 43rd acm/ieee design automation conference,pages 69–72.ieee,2006.

12、[6].laradolecek,masoodqazi,devavratshah,andananthachandrakasan.breaking the simulation barrier:sram evaluationthrough norm mini-mization.in proceedings of the 2008 ieee/acm internationalconfer-ence on computer-aided design,pages 322–329.ieee press,2008.

13、[7].masood qazi,mehul tikekar,lara dolecek,devavrat shah,and ananthachandrakasan.loop flattening&spherical sampling:highly efficient modelreduction techniques for sram yield analysis.in 2010 design,automation&testin europe conference&exhibition(date 2010),pages 801–806.ieee,2010.

14、[8].shupeng sun,yamei feng,changdao dong,and xin li.efficient sramfailure rate prediction via gibbs sampling.ieee transac-tions on computer-aided design of integrated circuits and systems,31(12):1831–1844,2012.

15、[9].jian yao,zuochang ye,and yan wang.importance boundary samplingfor sram yield analysis with multiple failure regions.ieee transac-tions oncomputer-aided design of integrated circuits and systems,33(3):384–396,2014.

16、[10].fang gong,hao yu,yiyu shi,daesoo kim,junyan ren,and leihe.quickyield:an efficient global-search based parametric yield estimationwith performance constraints.in design automation conference,pages 392–397.ieee,2010.

17、[11].chenjie gu and jaijeet roychowdhury.an efficient,fullynonlinear,variability-aware non-monte-carlo yield estimation procedure withap-plications to sram cells and ring oscillators.in proceedings of the2008asia and south pacific design automation conference,pages 754–761.ieeecomputer society press,2008.

18、[12].shweta srivastava and jaijeet roychowdhury.rapid estimation ofthe probability of sram failure due to mos threshold variations.in 2007 ieeecustom integrated circuits conference,pages 229–232.ieee,2007.

19、[13].shupeng sun and xin li.fast statistical analysis of rare circuitfailure events via subset simulation in high-dimensional variation space.inproceedings of the 2014 ieee/acm international conference on computer-aideddesign,pages 324–331.ieee press,2014.

20、[14].shupeng sun,xin li,hongzhou liu,kangsheng luo,and ben gu.faststatistical analysis of rare circuit failure events via scaled-sigma samplingfor high-dimensional variation space.ieee transactions on computer-aideddesign of integrated circuits and systems,34(7):1096–1109,2015.。

技术实现思路

1、本发明的目的是基于现有技术的现状，提供一种基于高斯过程回归模型的成品率估计方法。

2、本发明通过高斯过程回归的方法，首先采样一定的初始采样点，并进行仿真，利用已有的蒙特卡洛分析数据对模型进行训练；在新的数据点，首先利用模型对仿真结果预测，利用高斯过程回归模型预测给出的不确定性来确定是否可以直接利用预测值，或需要重新进行仿真；重新仿真的点积累到一定程度后，重新对模型进行训练，提升模型精度。本发明采样的方式可以有效的利用学习的方法降低采样点数目。

3、为了达到上述目的，本发明提出一种基于高斯过程回归模型的成品率估计方法，如图1所示，其包括：

4、步骤1:随机采样初始点，仿真获得初始点性能值；

5、步骤2:基于训练集，构建高斯过程回归模型；

6、步骤3:根据高斯过程回归模型预测新采样点上的性能值。如果预测精度满足要求，不重新仿真；如果性能预测值不满足要求，则重新仿真，并将仿真点加入训练集；

7、步骤4:当新增训练点数超过某个域值时进入步骤2，重新对高斯过程回归模型进行训练；否则进入步骤3，继续预测。

8、更具体的，本发明的一种基于高斯过程回归模型的成品率估计方法，其步骤如下：

9、步骤1:首先通过蒙特卡洛随机采样n个初始点{x1，…，xn}，在这n个采样点上进行仿真，可以获得对应的某个电路性能采样{y1，…，yn}，对于多个电路性能，可以分开进行建模。

10、步骤2：基于初始的采样点构建高斯过程回归模型，本发明以精确高斯过程回归模型为例进行介绍；实际实现时为了降低训练的计算复杂度，也可以采用稀疏高斯过程回归(biao he,shuhan zhang,fan yang,changhao yan,dian zhou and xuan zeng,anefficient bayesian optimization approach for analog circuit synthesis viasparse gaussian process modeling,ieee/acm date 2020)或者深度神经网络核函数的高斯过程(shuhan zhang,wenlong lv,fan yang,changhao yan,dian zhou and xuanzeng,bayesian optimization approach for analog circuit synthesis using neuralnetwork,ieee/acm date’2019)等方法。

11、高斯过程回归假设未知函数f(x)是一个高斯随机过程，基于n次采样d＝{x，y}，其中，x＝{x1，x2，...，xn}，y＝(y1，...，yn)t＝(f(x1)，...，f(xn))t，y服从n维联合高斯分布；

12、高斯过程由均值函数μ(x)与协方差函数k(x，x’)决定；高斯过程回归中常用的一种协方差函数为：

13、

14、对于(1)中的协方差函数，σf与l＝{l1，l2，…，ld}为超参数，σf表示y的变化幅度，li则表示y在第i维的相关长度，而x＝{x1，…，xd}，x′＝{x′1，…，x′d}，对于d维问题，协方差函数有d+1个超参数，高斯过程回归中的超参数可以通过最大似然估计来确定。

15、对训练集[x，y}，记超参数组成的向量为θ，可以计算出训练集的似然函数：

16、

17、其中n为训练点数量，μθ与kθ分别为由超参数θ与训练集计算出的均值与协方差矩阵，最大化上述似然函数即可得到对超参数的最大似然估计。

18、步骤3：对于新的采样点，利用高斯过程回归模型来预测电路性能；待预测点x的函数值y*的概率密度函数满足高斯分布

19、

20、其中：

21、

22、

23、μ＝(μ，…，μ)t (4)

24、这里均值可以看作预测值，方差可以看作预测值的不确定性，当方差小于某个预设值η时，认为该预测值满足要求，否则就调用仿真器进行仿真；对于包含多个电路性能的电路，某个性能如果可以单独仿真，则该性能预测精度不满足要求时，单独对该性能进行仿真，获取精确的值；否则，只要有一个电路性能的精度不满足要求，在这个点上就对所有性能指标进行全部重新仿真，获去精确的值，同时，将重新仿真的点数m加1；

25、步骤4：当重新仿真的点数超过一个阈值p时，将重新仿真的点加入训练集，进入步骤2，重新训练高斯过程回归模型，并将重新仿真点数m重新置为0。

26、本发明提供一种基于高斯过程回归模型的成品率估计方法，经实际测试表明，本发明的基于高斯过程回归的成品率估计方法相比传统的蒙特卡洛方法，在精度保证的前提下，可以有效的降低实际电路仿真的次数。采样本发明的方式能有效的利用学习的方法降低采样点数目。