专利名称:半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，它具有根据阈值电压之差来存储信息的可重写的非易失性(non-volatile)存储区，特别涉及一种技术，它关注当存储信息被重写时的保证次数和存储信息的读取速度之间的关系，诸如可有效地适用于微电脑的技术，其中可重写的非易失性存储器与中央处理器一起被安装在芯片上。
背景技术：
在专利文献1中，公开了一种技术，其中，当诸如用户程序之类的被写入闪存的用户存储区中时，闪速固件和默认参数以及闪速识别信息提前被存储在掩模ROM的掩模存储区中，版本信息或分配(lot)信息被存储在非易失性存储器中，并且CPU基于版本信息选择并执行最佳的闪速固件和参数，在该最佳条件下可以执行对该闪存的重写过程。
在专利文献2中，公开了一种对数据具有EEPROM以及对程序具有EEPROM的技术，在指定的区域中存储锁定码，并且，通过利用该锁定码，防止存储在诸如对数据的EEPROM以及对程序的EEPROM的可重写存储器中的价格数据或程序被改动。
专利文献1JP-A-2001-306543专利文献2JP-A-2002-24502
发明内容本发明要解决的技术问题本发明人研究了一般在闪存中的可重写非易失性存储器中，存储信息被重写的保证次数和存储信息的读取速度之间的关系。例如，对微电脑上的片上闪存之类的，通常，读取速度和重写操作的保证次数不考虑存储区而被设定为相同的。发明人关注的是由此引起的不方便。
为了加速读取操作，必须增加存储电流，并且，为此，存储单元的读取确定电平(determination level)的阈值电压不得不被大大降低。这意味着在写状态中的阈值电压和擦除(erase)状态中的阈值电压之间扩大阈值电压差别(Vthwindow)。当阈值电压之差变大时，存储单元相应地接收到更大的压力，因此特性会更快地恶化。结果，重写周期的有效期变得更短，导致保证诸如100,000次的重写操作次数存在困难。另一方面，当阈值电压之差Vthwindow被降低以减轻重写压力时，阈值电压不能被降低这么多至存储单元的读取确定电平。即，既然无法施加深度擦除操作，存储电流不能被设得更大。当存储器电流较小时，诸如100MHz的高速读取操作变得很难。在被合并到微电脑中的闪存中，在存储程序的应用中，要求读取速度与程序的执行速度相同；相应地，高速读取被优先并且重写存储信息的次数不能被保证。这种片上闪存不能被施加到需要诸如约100,000次的重写操作次数的数据应用中；相应地，为了克服该问题必须使用微电脑的外部安装的EEPROM或外部安装的闪存。
同样在专利文献所描述的技术中，非易失性存储器或非易失性存储区根据应用被划分。然而，从与应用对应的更高的读取速度以及保证重写操作的次数的观点来看，没有考虑到划分非易失性存储区。发明人发现了在一个半导体集成电路中对于非易失性存储器同时满足加快与应用对应的读取速度以及保证多次重写操作的必要性。
本发明的一个目标是提供对于非易失性存储器能同时满足加快与应用对应的读取速度以及保证多次重写操作的半导体集成电路。
本发明上述的和其它的目标以及显著特征将参照说明书的说明和附图被阐明。
解决这些问题的方法以下将简要说明当前专利申请中所公开的典型发明的要点。
一种半导体集成电路，包括中央处理器和被安置(dispose)在中央处理器的地址空间中的可重写的非易失性存储区。非易失性存储区具有第一非易失性存储区(PGM)和第二非易失性存储区(DAT)，它根据阈值电压之差存储信息。该第一非易失性存储区具有用于存储信息的阈值电压的最大变化宽度，其被设置以大于第二非易失性存储区的阈值电压的最大变化宽度。用于存储信息的阈值电压的最大变化宽度意指与存储信息的一个数据的逻辑值对应的阈值电压(由于擦除操作的阈值电压电平)的初始化电平和与其它数据的逻辑值对应的阈值电压电平(由于写操作的阈值电压电平)之间的最大差别。“最大”表示不仅考虑对于一个存储单元的存储信息为1比特的情形而且考虑了存储信息为两个或更多比特的情形。
当用于存储信息的阈值电压的最大变化宽度较大时，由于存储信息的重写操作对存储单元带来的压力变得更大。相应地，重写操作的保证次数将不利地恶化；然而，既然读取电流变大，存储信息的读取速度也能够被加快。这是因为被开启的非易失性存储单元的电导可以容易地变大。相应地，在第一非易失性存储区中，存储信息的读取速度的优先被加快，并且，在第二非易失性存储区中，保证很多的重写操作次数也会被优先。
为了使阈值电压的最大变化宽度更大，在第一非易失性存储区中，阈值电压的初始化电平的分布只须变得比第二非易失性存储区的低。或者，在第一非易失性存储区中，诸如由于写操作的阈值电压的阈值电压电平的分布只须变得比第二非易失性存储区的高。在前一种情形中，诸如读取字线的选择电平的读取确定电平可能在第一非易失性存储区和第二非易失性存储区中是相同的。在后一种情形中，读取确定电平在第一非易失性存储区中必须高于其在第二非易失性存储区中。
即，在被施加到各个存储区中的存储单元的读取字线选择电平被作为参考的情形中，当达到第一非易失性存储区中的阈值电压初始化电平的分布的电压差大于达到第二非易失性存储区中的阈值电压初始化电平的分布的电压差时，第一非易失性存储区的存储单元的读取电流可以变得更大。
从上文不言而喻，第一非易失性存储区能够以大于第二非易失性存储区的存储信息的读取速度被加速。
作为一种具体的模式，具有第一非易失性存储区的第一非易失性存储器(11，11A)以及具有第二非易失性存储区的第二非易失性存储器(12，12A)可以被分开处理。或者，一个同时具有第一非易失性存储区和第二非易失性存储区的非易失性存储器(11B)也可以被处理。
作为一种期望的模式，第一非易失性存储区被用来存储程序并且第二非易失性存储区被用来存储数据。在程序被存储的应用中，读取速度必须与程序的执行速度相同；相应地，高速的读操作被优先。通常，与数据相比程序不会如此频繁地被重写；相应地，即使当重写操作的保证次数可能很小时也不存在问题。假设数据被频繁地重写；相应地，数据区的重写操作次数必须被保证足够大。这里假定的数据区不是诸如中央处理器的工作RAM的易失性存储器而是存储初始化参数的区域。既然该数据区不是象工作RAM一样要求高速访问的存储区，即使当读取速度很低时也不存在根本的缺点。
根据另一方面的半导体集成电路具有双总线配置，它对于该半导体集成电路具有第一总线和第二总线，在具体的配置中非易失性存储器被连接到各个总线。即，一半导体集成电路包括中央处理器(2)，非易失性存储器(3)，中央处理器和非易失性存储器被连接之处的第一总线(4)，连接至第一总线的总线控制器(5)和连接至总线控制器的第二总线(6)。根据阈值电压差存储信息并且能被电重写的第一非易失性存储器(11，11A)被连接到第一总线。根据阈值电压差存储信息并且能被电重写的第二非易失性存储器(12，12A)被连接到第二总线。第一非易失性存储器的用于存储信息的阈值电压的最大变化宽度被设为大于第二非易失性存储器。同样在本发明中，与上文类似，第一非易失性存储器在加快存储信息的读取速度时可以被优先并且第二非易失性存储器在保证更多的重写操作次数时可以被优先。
作为一种具体的模式，当阈值电压的初始化电平的分布在第一非易失性存储区中比在第二非易失性存储器中被设为更低时，阈值电压的最大变化宽度可以被设为更大。
作为一种具体的模式，当在第一非易失性存储区中与阈值电压对应的存储信息从非易失性存储单元被读取时对非易失性存储单元给出的读取确定电平与当在第二非易失性存储区中与阈值电压对应的存储信息从非易失性存储单元被读取时对非易失性存储单元给出的读取确定电平相同。
作为一种期望的模式，第一非易失性存储区被用于存储中央处理器所执行的程序并且第二非易失性存储区被用于存储当中央处理器执行程序时所使用的数据。
作为一种具体的模式，第一非易失性存储器包括被用于对第一总线的读取操作中的第一访问端口(50)和被用于从第二总线重写存储信息的访问操作中的第二访问端口(51)，用于重写存储信息至第一存储器而施加访问控制的中央处理器。访问端口被划分为两部分，一个被用于读取存储信息并且另一个被用于重写。因而，读取端口可以容易地被优化以加快读取操作。例如，在读取端口中，接收重写数据的输入缓存是不必要的。输入缓存伴随成为数据输出信号线的负荷的输入电容。此外，即使当在第一访问端口和第一总线之间安置了能够检测并校正从第一访问端口读取的数据的误差的ECC电路(13)，不需要在重写操作中考虑确认操作。在确认操作中，从其本质上说，误差校正可以被不方便地施加到读取数据。当存储信息的读取操作和重写操作在一个访问端口中被执行时，在重写操作中，绕过ECC电路的信号路径变得必需，这种附加的路径形成了对存储信息的读取操作所不期望的负荷。
作为进一步的具体的模式，当考虑到连接到第一总线的中央处理器从第二访问端口经过第二总线控制存储信息的重写操作时，对于从第一访问端口来看第一非易失性存储器的地址空间理想地被区分于从第二访问端口来看第一非易失性存储器的地址空间。
对非易失性存储器的存储信息的重写控制操作被执行，例如，当中央处理器执行重写控制程序时。重写控制程序被包括在，例如，第一非易失性存储器中。中央处理器执行了从第一非易失性存储器内部转移到易失性存储器的重写控制程序。存储信息的重写操作指令通过中央处理器所执行的程序被给出。或者，诸如外部EPROM复写器的写单元给出重写命令以进行指示。当重写命令从外部被输入时，中央处理器将其解译以根据被解译的结果来执行第一非易失性存储器具有的重写控制程序，从而第一非易失性存储器保存的存储信息可以接受重写控制操作。
作为更进一步的具体的模式，第一非易失性存储器具有的非易失性存储单元包括存储晶体管，其阈值电压根据电荷存储区域的电荷保持状态进行区分，以及能选择性地将存储晶体管连接至位线的选择晶体管。选择晶体管的栅绝缘膜比存储晶体管的更薄。当由于紧接着选择晶体管栅电极之下的半导体区域中所形成的通道与紧接着存储晶体管电荷存储区域之下的半导体区域中所形成的通道之间的电压差所产生的热电子被注入电荷存储区域以提高阈值电压值并且电荷存储区域保存的电子因而被减少时，阈值电压朝着更低的方向被初始化。当热电子被注入电荷存储区域中时，既然存储晶体管的通道的源极(高压从漏极端被提供给它)以及选择晶体管的通道的漏极并未进入低电阻的传导状态，存储晶体管侧的高压并未施加到选择晶体管上。相应地，即使当选择晶体管的栅绝缘膜比存储晶体管的栅绝缘膜层更薄时，选择晶体管的栅氧化膜并没有在重写操作期间被破坏。这确保了选择晶体管的电导由于薄的栅绝缘膜变得更大以加快读取速度。
根据再一个方面的半导体集成电路对于该半导体集成电路具有具有第一总线和第二总线的双总线配置、第一非易失性存储区(PGM)和第二非易失性存储区(DAT)被分配给连接到被清楚地指定的第一总线的非易失性存储器(11B)的具体配置。即，一半导体集成电路包括中央处理器、易失性存储器、中央处理器和易失性存储器被连接到的第一总线、被连接至第一总线的总线控制器和被连接至总线控制器的第二总线、被连接至第一总线的非易失性存储器。非易失性存储器具有第一非易失性存储区和根据阈值电压差存储信息的第二非易失性存储区，第一非易失性存储区的用于存储信息的阈值电压的最大变化宽度与第二非易失性存储区相比被设得更大。同样在该发明中，与上文相似，第一非易失性存储区在加快存储信息的读取速度时可以被优先并且第二非易失性存储区在保证更多的重写操作次数时可以被优先。
作为一种具体的模式，当阈值电压的初始化电平的分布在第一非易失性存储器中比在第二非易失性存储器中被设为更低时，阈值电压的最大变化宽度可以被设为更大。
作为一种具体的模式，当在第一非易失性存储区中与阈值电压对应的存储信息从非易失性存储单元被读取时对非易失性存储单元给出的读取确定电平与当在第二非易失性存储区中与阈值电压对应的存储信息从非易失性存储单元被读取时对非易失性存储单元给出的读取确定电平相同。
作为一种期望的模式，第一非易失性存储器被用于存储中央处理器所执行的程序并且第二非易失性存储器被用于存储当中央处理器执行程序时所使用的数据。
作为进一步的具体的模式，在第一非易失性存储区和第二非易失性存储区的每个中，采用了分级位线结构，包括多个被分割区域(61)、被分割区域各自固有的多个第一位线(LBL)、多个被分割区域共有的第二位线(GBLr)，从被分割区域选择第一位线的选择电路(62)以及被安置在选择电路输出端和第二位线之间的读出放大器，各条第一位线的负载在第二非易失性存储区中比第一非易失性存储区中更小。因此，当特性不同的第一非易失性存储区和第二非易失性存储区被构成在一个非易失性存储器中时，用于存储信息的阈值电压的最大变化宽度被设置为相对更小的第二存储区的读取速度的延迟可以被改进；相应地，通过第一总线的访问时间对于第一非易失性存储区和第二非易失性存储区可以被设为相同。作为再一种模式，在对易失性存储器的读取控制中，中央处理器可以控制使得对第二非易失性存储区的访问周期数目可以大于对第一非易失性存储区的访问周期数目以应对读取速度的差别。
作为进一步的具体的模式，非易失性存储器包括被用于对第一总线的读取操作中的第一访问端口和被用于从第二总线重写存储信息的访问操作中的第二访问端口，用于控制重写存储信息至非易失性存储器的访问操作的中央处理器。访问端口被划分为两部分，一个被用于读取存储信息并且另一个被用于重写。因而，读取端口可以容易地被优化以加快读取操作。例如，在读取端口中，接收重写数据的输入缓存是不必要的。输入缓存伴随成为数据输出信号行的负荷的输入电容。此外，即使当在第一访问端口和第一总线之间安置了能够检测并校正从第一访问端口读取的数据的误差的ECC电路，不需要在重写操作中确认操作。在确认操作中，从其本质上说，误差校正可以被不方便地施加到读取数据。当存储信息的读取操作和重写操作在一个访问端口中被执行时，在重写操作中，绕过ECC电路的信号路径变得必需，这种附加的路径形成了对存储信息的读取操作所不期望的负荷。
作为进一步的具体的模式，当考虑到连接到第一总线控制器的中央处理器从第二访问端口经过第二总线控制存储信息的重写操作时，对于从第一访问端口来看的非易失性存储器的地址空间理想地被区分于从第二访问端口来看的非易失性存储器的地址空间。
对非易失性存储器的存储信息的重写控制操作被执行，例如，当中央处理器执行重写控制程序时。重写控制程序被包括在，例如，第一非易失性存储器中。中央处理器执行了从第一非易失性存储器内部转移到易失性存储器的重写控制程序。存储信息的重写操作指令通过中央处理器所执行的程序被给出。或者，诸如外部EPROM复写器的写单元给出重写命令以进行指示。当重写命令在外部界面电路中被外部输入时，中央处理器将其解译以根据被解译的结果来执行第一非易失性存储器具有的重写控制程序，从而第一非易失性存储器保存的存储信息可以接受重写控制操作。
作为更进一步的具体的模式，非易失性存储器具有的非易失性存储单元包括存储晶体管，其阈值电压根据电荷存储区域的电荷保持状态被区分，以及能选择性地将存储晶体管连接至位线的选择晶体管。选择晶体管的栅绝缘膜层比存储晶体管的更薄。当由于紧接着选择晶体管栅电极之下的半导体区域中形成的通道与紧接着存储晶体管电荷存储区域之下的半导体区域中形成的通道之间的电压差所产生的热电子被注入电荷存储区域以提高阈值电压值并且电荷存储区域保存的电子因而被减少时，阈值电压朝着更低的方向被初始化。选择晶体管由于薄的栅氧化膜具有大的电导因此读取速度可以被提高。
根据再一个方面的半导体集成电路包括中央处理器和被安置在中央处理器的地址空间中的可重写的非易失性存储区、具有第一非易失性存储区和根据流过存储单元的电流量之差来存储信息的第二非易失性存储区的非易失性存储区。第一非易失性存储区中的存储单元和第二非易失性存储区中的存储单元的每一个具有第一状态(例如，写状态)和第二状态(例如，擦除状态)。第一存储区中的存储单元的第一状态和第二存储区中的存储单元的第一状态被控制使得流过存储单元的电流量可以被包含在第一范围中，在第一存储区中的存储单元的第二状态中，流过存储单元的电流量被控制以被包含在第二范围中，在第二存储区中的存储单元的第二状态中，流过存储单元的电流量被控制从被包含在不同于第二范围的第三范围中。作为本发明的具体的模式中，第二和第三范围部分重叠。本发明的进一步的具体的模式具有检测流过存储单元的电流被包含在第一至第三范围中的哪一个范围的检测电路。该检测电路为，例如，读出放大器，并且，根据读出侧的电流量，电流量被包含在第一至第三范围的哪一个范围中可以被检测出。
本发明的优点从本专利申请中所公开的本发明的典型的模式得到的优点将在以下被简要地说明。即，对于半导体集成电路的片上非易失性存储器，加快读取速度并且保证更多的重写操作次数可以同时被满足。
图1为示出数据处理器第一示例的方框图；图2为例示数据区和程序区中的非易失性存储单元的阈值电压分布的特性要素图；图3为例示重写时间和重写周期数之间关系的说明视图；图4为示出当非易失性存储区被分割为程序区PGM和数据区DAT时对闪存的擦除过程的流程图；图5为示出对闪存的写过程的流程图；图6为示出当非易失性存储区被分割为程序区PGM和数据区DAT时闪存的规格的说明视图；图7为例示分级(hierarchal)总线配置中的访问时机的时间图；图8为例示闪存的非易失性存储单元的设备结构的剖视图；图9为典型地示出图8的非易失性存储单元以分级位线结构的连接状态及其特征的说明视图；图10为示出数据处理器的第二示例的方框图；图11为例示闪存的配置的电路图；图12为示出数据处理器的第三示例的方框图；图13为示出数据处理器的第四示例的方框图；图14为示出一示例性的时间图，其中当程序区(PGM)和数据区(DAT)的存储阵列配置相同时，程序区(PGM)和数据区(DAT)在不同的总线周期被访问；图15为例示存储阵列配置的电路图，其中数据区(DAT)和程序区(PGM)的读取速度相同；图16为示出一模式的电路图，其中两个闪存被独立地连接到CPU总线和外部总线；附图标记和符号说明
1，1A，1B，1C数据处理器2CPU(中央处理器)3RAM4CPU总线5总线控制器6外部总线9输入/输出端口11，11A带有程序区的闪存11B带有程序区和数据区的闪存13ECC电路PGM程序区12，12A带有数据区的闪存DAT数据区VthP数据区和程序区共同的读取确定电平VthEP程序区的擦除确定电平VthEd数据区的擦除确定电平21分裂闸型的非易失性存储单元23存储晶体管24选择晶体管31电荷存储区域34存储栅电极38控制栅电极50第一访问端口51第二访问端口52多层闸型的非易失性存储单元60存储垫(memory mat)61存储阵列61A程序区的存储阵列61B数据区的存储阵列
LBL局部位线SA读出放大器GBLr读全局位线GBLw写全局位线具体实施方式
图1示出了数据处理器的第一示例。数据处理器(MCU)1在一个诸如硅单晶的半导体衬底上利用CMOS集成电路生产技术被形成。数据处理器1包括中央处理器(CPU)2；作为易失性存储器的随机访问存储器(RAM)3，被用作CPU 2的工作区；作为第一总线的CPU总线(BUSc)4，CPU 2和RAM 3被连接到该CPU总线；被连接至CPU总线4的总线控制器(BSC)5；以及作为第二总线的总线(BUSp)6，它被连接至总线控制器5，并且具有分级总线配置。诸如定时器(TMR)7的外部电路、模/数转换器(A/D)8、输入/输出端口(I/O端口)9以及串行接口控制器(SCI)10被连接到外围总线6。作为根据阈值电压之差存储信息的电可重写第一非易失性存储器，闪存11被连接到CPU总线4。作为根据阈值电压之差存储信息的电可重写第二非易失性存储器，闪存12被连接到外部总线6。闪存11具有CPU 2执行的程序的存储区(程序区PGM)，作为第一非易失性存储区。闪存12具有当CPU 2执行程序时所使用数据的存储区(数据区DAT)，作为第二非易失性存储区。
在分级总线结构中，CPU总线4，从诸如确定数据处理容量的CPU 2和RAM 3的电路组件的被连接的本性上说，被形成为布线负荷被限制的高速总线，并因此得到期望的高速数据传输。诸如被连接到外部总线6的定时器7和A/D 8很多外部电路组件在参数从CPU 2被设定之后被操作并且诸如临时存储数据的EPROM的外部存储器通过连接至外部总线6的I/O端口9被连接。相应地，外部总线6可以是相对低速的总线。在图7中，分级总线配置中的访问定时被例示。外部电路组件的同步时钟(外部时钟)被提高至CPU 2的操作参考时钟(CPU时钟)的四分之一并且因此被连接至外部总线的外部组件以低于被连接至CPU 2的RAM 3之类的速度被访问。读取数据在数据总线上在地址总线上的地址确定周期的下一个周期被确定。
在总线分级结构中，具有程序区PGM的闪存11被连接至CPU总线4并且必需地能够以CPU 2的执行速度进行读取。另一方面，具有数据区DAT的闪存12被连接至外部总线6并且可能能够以与其它外部组件相同的相对较低的速度进行读取。然而，数据区DAT假定比程序区PGM更频繁地被重写。被频繁地重写的数据区DAT被用于存储诸如与程序执行无直接关系的参数信息的数据；相应地，以高速读取存储信息的必要性据此较低。
在数据处理器1中，上述情况被考虑。即，片上非易失性存储区被分割为能够以高速被读取的程序区PGM和允许重写很多次的数据区DAT。
在图2中，数据区和程序区中的非易失性存储单元的阈值电压的分布被例示。在程序区PGM中，为了获得高速读取操作必需的充足的存储器电流，擦除状态的存储阈值电压被设得足够低。在该示例中，当时的擦除确定操作的确定电平(擦除确定电平)被设为VthEp。另一方面，在数据区DAT中，为了增加重写操作的保证次数，擦除操作在能够以低速被读取的小存储器电流下被停止，在擦除状态中的存储阈值电压被设为高于在程序情况下的存储阈值电压，重写时施加到非易失性存储单元上的压力被减轻，因此特性恶化被抑制了。在该示例中，数据区DAT中的擦除确认操作中的确定电平(擦除确定电平)被设为VthEd。在图2中，写确定操作中的确定电平(写确定电平)对程序区PGM和数据区DAT一样被设为VthP。虽然没有被特别地在图中示出，同样在写操作中，为了减小写的压力，写确定电平对程序区PGM和数据区DAT可以不同。为了得到程序区PGM和数据区DAT对一个这样的数据处理器1的片上的闪存所分别要求的性能，该差别被给予非易失性存储单元的阈值电压。本质上，在程序区PGM中，与数据区DAT相比，存储信息的最大变化宽度被设得更大。在图2中，Wp表示程序区的最大变化宽度并且Wd为数据区的最大变化宽度。最大变化宽度可以被理解为擦除确定电平和写确定电平之间的差别。本质上，VthP-VthEp＞VthP-VthEd被满足。图2中例示的各个阈值电压分布被视为正态分布。
然而，在图2中，不能阻止程序区的擦除状态中的阈值电压分布以及数据区的擦除状态中的阈值电压分布相互部分重叠。
图3例示了重写时间和重写操作周期数之间的关系。在闪存中，每次当重写操作被重复时，特性被恶化。例如，为得到预定的阈值电压所必需的擦除时间或写时间会增加。既然恶化的发生是根据例如擦除阈值电压的深度(写状态的阈值电压的差别和擦除状态的阈值电压)，当擦除操作在低电平上被停止以阻止特性的恶化，重写操作的次数可以被扩大。从上文可见，数据区DAT的重写操作的保证次数变得比程序区PGM的更多。
例如，当CPU 2执行重写控制程序时，对闪存11和12的存储信息的重写控制被执行。重写控制重写被存储在例如闪存11中。CPU2执行从闪存11内部传输到RAM 3的重写控制程序。CPU 2执行的程序给出了存储信息的重写操作的指令。或者，从诸如外部EPROM复写器被给出的重写命令进行指示。当重写命令从外部被输入时，CPU2将其解译，根据被解译的结果执行重写控制程序，并且因此闪存11和12具有的存储信息可以接受重写控制操作。本质上，在数据处理器1被安装在系统上的状态中，CPU 2对闪存11和12执行擦除和重写控制操作。在设备测试或生产步骤中，外部复写器(未在图中示出)指示了通过输入/输出端口9对闪存11和12的擦除和写操作。在电源被开启之后，在复位信号的低间隔期间，数据处理器11的内部被初始化。当复位状态由于复位信号的高电平被恢复时，CPU 2开始在地址No 0之类的矢量所指示的程序区中执行程序。
在图4中，当存储区被分割为程序区PGM和数据区DAT时闪存的擦除流图被示出。当擦除操作被指示开始时，CPU 2确定了将被擦除的地址。程序区PGM和数据区DAT在存储空间中不同；相应地，根据较被擦除的地址，可以确定其中哪个区域应该被擦除(或写)。当闪存11被擦除时，程序区中将被擦除的块被选择(S1p)，擦除电压在预定的时间内被施加到被选择的将被擦除的块上(S2p)。随后，对作为将被擦除的目标的非易失性存储单元执行擦除确认操作以确定其中的阈值电压是否已变为擦除确定电平VthEp或更少(S3p)。当阈值电压不是擦除确定电平VthEp或更少，进一步施加擦除电压(S3p)，步骤S2p和S3p被重复直到擦除确定电平VthEp或更少，并且，当达到擦除确定电平VthEp或更少时，擦除操作被停止。在对闪存12进行擦除操作的情形中，数据区中将被擦除的块被选择(S1d)并且擦除电压在预定的时间内被施加到被选择的将被擦除的块(S2d)上。随后，对作为将被擦除的目标的非易失性存储单元执行擦除确认操作以确定其中的阈值电压是否已变为擦除确定电平VthEd或更少(S3d)。当阈值电压不是擦除确定电平VthEd或更少，进一步施加擦除电压(S2d)，步骤S2d和S3d被重复直到达到擦除确定电平VthEd或更少，并且，当达到擦除确定电平VthEd或更少，擦除操作被停止。当擦除确定电平VthEp和Vthd对各个区域不同时，在程序区PGM和数据区DAT中可生成不同的阈值电压分布。那时，被施加的擦除电压和指定擦除电压应用时间的脉冲宽度为影响特性恶化的参数；相应地，两个区域的最优值可以被唯一地设定以控制阈值电压。
图5示出了对闪存的写的流程。这里，示出了对程序区PGM和数据区DAT的写确定电平被设为相同的情形。当写操作被指示开始，CPU 2内部地传输写数据到将被写入的闪存(S11)以允许根据地址选择将被写的字(S12)，接着对将被写的存储单元施加写电压(S13)。随后，对将被写的非易失性存储单元执行写确认操作以确定其中的阈值电压是否已变为写确定电平VthEp或更多(S14)。当阈值电压不是写确定电平Vthp或更多，进一步施加写电压(S13)，步骤S13和S14被重复直到达到写确定电平Vthp或更多，并且，当达到写确定电平Vthp或更多，写操作被停止。虽然没有在图中被特别地示出，对于写确认确定电平、写电压和同样指定写电压应用时间的脉冲宽度，程序区PGM和数据区DAT中的最优值可以被唯一地设定以控制。
在图6中，当存储区被分割为程序区PGM和数据区DAT时闪存的规格被示出。在区域被分割为程序区PGM和数据区DAT的情形中，当该区域基于该规格被给出特征，用户的可用性可以被提高。重写操作的保证次数和读取速度已经被说明。除了上述的，当集合擦除操作单元和重写操作单元对于重写操作保证次数中更大的数据区DAT来说更小时，可用性可以被提高。重写操作的保证次数以及读取速度在图中的具体数值仅为示例。
在图8中，闪存11或12的非易失性存储单元的装置结构被例示。在被安置在硅衬底上的P型电位阱(well)区域22中，非易失性存储单元21与用于存储信息的第一MOS型第一晶体管23和选择第一晶体管23的第二MOS型晶体管24(选择MOS晶体管)一起被形成。第一晶体管23包括成为被连接至源线的源线电极的N型扩散层(N型杂质区)30、电荷存储区(例如，氮化硅膜层)31、被安置在电荷存储区31的前和后表面的绝缘膜层(例如，氧化硅膜层)32和33、用于在写和擦除操作时施加高压的存储栅电极(例如，N型多晶硅层)34以及用于保护存储栅电极氧化膜层(例如，氧化硅膜层)35。第二晶体管24包括成为被连接至位线的位线电极的N型扩散层(N型杂质区)36、栅绝缘膜层(例如，氧化硅膜层)37、控制栅电极(例如，N型多晶硅层)38和隔离控制栅电极38和存储栅电极34的绝缘膜层(例如，氧化硅膜层)29。
当第一晶体管23的电荷存储区31和被安置在其前和后表面的绝缘膜层32和33的膜层厚度的总和(被称为块中的存储栅绝缘膜层31、32和33)用tm表达时，控制栅电极38的栅绝缘膜层37的膜层厚度用tc表达并且在控制栅电极38和电荷存储区31之间的绝缘膜层的膜层厚度用ti表达，关系tc＜tm≤ti被实现。从栅绝缘膜层37和存储栅绝缘膜层31、32和33之间的维数差别来看，第二晶体管24的栅耐受(withstand)电压被设置得比第一晶体管23的栅耐受电压更低。
被写在扩散层36的一部分中的字“漏”是指在数据读取操作中作为晶体管的漏电极的扩散层36，被写在扩散层30的一部分中的字“源”是指在数据读取操作中作为晶体管的源电极的扩散层30。在擦除/写操作中，在某些情形中，漏和源电极的作用可以不顾漏极和源极的指代而被互换。
当热电子被射入电荷存储区31中时，高压从漏极侧被提供给存储晶体管的通道的源极侧并且选择晶体管的通道的漏极侧没有进入低电阻的传导状态。这是因为源极侧和漏极侧不具有共同的诸如扩散区域的低阻抗区域。因此，此时，存储晶体管侧的高压没有被施加到选择晶体管。相应地，即使当选择晶体管的栅绝缘膜层比存储晶体管的栅绝缘膜层更薄，在重写操作时，选择晶体管的栅氧化膜层没有被破坏。这保证了薄的栅氧化膜层使得选择晶体管的电导更大以加快读取速度。
在图9中，图8中的非易失性存储单元的特征被表示出。在图9中，分级位线结构中的非易失性存储单元21的连接状态被例示。扩散层36被连接到子位线BL(在下文中，简单地被称为位线BL)，扩散层30被连接至源线SL，存储栅电极34被连接至存储栅控制线ML并且控制栅电极38被连接至控制栅控制线CL。子位线BL通过N通道型开关MOS晶体管(ZMOS)39被连接至主位线(也被描述为全局位线)GL。虽然未在图中被特别显示，多个非易失性存储单元21和多个位线BL分别通过ZMOSs 39被连接到子位线BL和主位线GL。
在图9中，用于驱动控制栅控制行CL的第一驱动器(字驱动器)41，用于驱动存储栅控制行ML的第二驱动器42，用于开关驱动ZMOS39的第三驱动器(Z驱动器)43，以及用于驱动源行SL的第四驱动器44被分别显示。驱动器42和44的每一个由使用栅耐受电压较高的MOS晶体管的高压MOS驱动器组成。驱动器41和43的每一个由使用栅耐受电压相对较低的MOS晶体管的驱动器组成。
在非易失性存储单元1的第一晶体管23的阈值电压设定地相对较高的写操作中，例如，随着存储栅电压Vmg和源线Vs被设为高电压，控制栅电压Vcg被设为1.8V，写选择位线被设为0V(电路的地电位)，并且写非选择位线被设为1.8V，写选择位线的第二晶体管24被开启以从扩散层30传递电流到扩散层36。控制栅电极38的电荷存储区31附近由电流产生的热电子可以保存在电荷存储区31中。在设定写电流为常数电流来写的情形中，写选择位线电位并不限制为地电位。例如，充分地施加0.5V以传输通道电流是足够的。在写操作中，对于N通道型存储单元而言，扩散层30作为漏极并且扩散层36作为源极。写的形式为将热电子注入源极侧。
在给第一晶体管23设定相对低的阈值电压的擦除操作中，例如，高压被施加到存储栅电压Vmg，第二晶体管24被开启以设定扩散层36和30为电路的地电位，并且被保存在电荷存储区31中的电子被释放到存储栅电极34。那时，随着第二晶体管24被设为关闭状态或随着第二晶体管24被设为关闭状态并且源线也被设为浮动状态，擦除操作可以被执行。
如同从对第一晶体管23的写/擦除操作可以明显地了解到的，该操作可以不需要施加高压到控制栅控制线CL和位线BL而被实现。它保证了第二晶体管24的栅耐受电压可以相对较低。它也不要求ZMOS39具有高压。
虽然没有特别地被限制，擦除状态中的第一晶体管24，其阈值电压被设为较低，是一种损耗型的，并且写状态中的第一晶体管24，其阈值电压被设为较高，是一种增强型的。
在对图9中非易失性存储单元21的读取操作中，设定源线电压Vs和存储栅电压Vmg为0V并且将被选择用于读取的存储单元的控制栅电压Vcg为选择电平1.8V是足够的。当第二晶体管24被开启时，根据电流是否按照第一晶体管23的阈值电压状态流动，被存储的信息被读取至位线BL。既然第二晶体管24具有厚度比第一晶体管23薄的栅氧化膜层以及较小的栅耐受电压，整个非易失性存储单元21的电导可以变得比在用于存储的MOS晶体管和用于选择的MOS晶体管都由高压形成的情形中相对更大。这样，数据读取速度可以被加快。
在图10中，数据处理器的第二示例被示出。图10的数据处理器1A不同于其在图1中示出的，在于被用于程序区的闪存11A从外部总线被重写。那时，闪存11A独立地包括被用于对CPU总线4的读取访问中的第一访问端口(PRTr)50以及被用于从外部总线6重写存储信息的访问中的第二访问端口(PRTep)51，和执行用于通过总线控制器5重写存储信息到闪存11A的访问控制操作的CPU 2。从第一访问端口50来看的闪存11A的地址空间以及从第二访问端口51来看的闪存11A的地址空间被相互区分。例如，CPU 2执行重写控制程序以施加重写控制操作至闪存11A。闪存11A例如包括重写控制程序。CPU 2执行从闪存11A被内部转移到RAM 3的重写控制程序。CPU 2执行的程序指示了存储信息的重写操作。或者，通过I/O端口9从诸如外部EPROM复写器的重写装置给出的重写命令进行指示。当重写命令从外部被输入时，CPU 2将其解译。根据被解译的结果，闪存11A具有的重写控制程序被执行，因此闪存11A具有的存储信息接受重写控制操作。重写命令包括重写控制代码、被重写的地址、重写数据之类的。
在图11中，闪存11A的配置示例被例示。闪存11A具有存储垫60其中许多电可擦除和可写的非易失性存储单元52被安置在矩阵中。这里，有代表性地，一个存储垫被示出。非易失性存储单元52，虽然未被特别地限制，被形成为多层闸结构，它包括源极(源线连接)、漏极(位线连接)、通道以及被层叠在相互绝缘的通道上的浮动栅和控制栅(字线连接)。或者，非易失性存储单元52可以被形成为分裂闸结构，它包括图8和9中所说明的源极(被连接至源线)、漏极(被连接至位线)、通道以及在通道上被相邻地形成并相互绝缘的选择栅(被连接至字线)和存储栅(被连接至存储栅控制线)。
存储垫60具有多个存储阵列61。对每个存储阵列61，多个局部位线LBL被安置，由列选择电路(CSEL)62选择的局部位线LBL以及读出放大器阵列(SAA)63接收列选择电路62的输出。在图中的读出放大器阵列63中，有代表性地，两个读出放大器SA被示出。读出放大器阵列63的输出被连接至各个存储阵列共同的读取全局位线GBLr。本质上，位线被形成为分级位线结构并且读出放大器根据分级读出方法进行放大。图中上下一对存储阵列具有一个共同的读出放大器阵列63。相互地，当一个存储阵列的局部的位线被设为读出侧，另一个存储阵列的局部的位线被设为参考侧。写系统具有独立于读取系统的写全局位线GBLw，写全局位线GBLw对各个存储阵列61被公有化。对应写全局位线GBLw的局部位线LBL可以选择性地通过分离开关DSW被连接或被隔离。在读取操作期间，分离开关DSW至少将被读取的存储阵列中将写全局位线GBLw从局部位线LBL分离。虽然没有被特别地限制，读取全局位线GBLr被设为32线并且读取全局位线GBLw被设为1024线。写全局位线GBLw也被用在确认读取操作中。
非易失性存储单元52的字线WL根据地址信号由于行解码器(RDEC)65的解码结果而被选择性地驱动。驱动电平根据对闪存的擦除、写或读取操作被确定。列选择电路62根据地址信号由列解码器(CDEC)66的解码结果而选择了局域位线LBL。分离开关DSW和读出放大器SA响应对存储阵列的读取、擦除或写操作被行解码器65控制。地址信号从地址总线(ABUS)54被提供。只有一种地址总线54在图中被示出。然而，从第一访问端口50来看的对闪存11A的地址空间和从第二访问端口51来看的对闪存11A看到的地址空间被区分；相应地，实际上，CPU 4一侧的地址总线和外部总线6一侧的地址总线被单独地连接。
读取全局位线GBLr通过高速读取读出放大器电路(RAMP)67被连接至CPU 4的数据总线。写全局位线GBLw被连接至写电路(PE)68和确认读取电路(VRF)69。写电路68和确认读取电路69通过列选择电路70被连接至外部总线6的数据总线。列选择电路70具有1024比特的数据锁存器(latch)，并且在写操作中，选择性地将1024比特的数据锁存器以32比特为单元连接至外部总线6的数据总线。选择由来自列解码器(CDEC)71的选择信号被执行。在写操作中，列选择电路70顺序地并且以32比特为单元加载从CPU 2例如以32比特为单元并且通过总线控制器被提供给外部总线6在数据锁存器中被顺序地输出的写控制数据。写电路68根据在数据锁存器中通过列选择电路70被锁存(latch)的1024比特的写控制数据的每一个的逻辑值而施加写电压至相应的写位线GBLw。在确认读取操作中，在各个写位线GBLw中读取的1024比特的数据在数据锁存器中并行地被锁存，并且被锁存的数据以32比特为单元由列选择电路70被顺序地选择并且在确认读取电路69中的放大之后被输出至外部总线6的数据总线。确认读取操作中的外部总线6中读取的数据在CPU 2中被确认确定。在写操作的确认确定中，以比特为单位，写逻辑值是否被获取被确定，并且确认结果对于每个相应的来自CPU 2的比特作为新的写控制数据被提供给写电路68。在擦除操作中的确认确定中，所有的比特是否已变成擦除状态中的逻辑值被确定。在控制电路(CNT)69中，通过来自CPU 2的CPU 4，或通过外部总线6，存储控制信息被设定并且据此与读取、擦除和写操作对应的控制序列以及工作电源的开关控制被执行。
在具有多层闸结构的非易失性存储单元52中，在连接至源线的源极区域和被连接至局部位线LBL的漏极区域之间，通道区域被形成，在通道区域浮动栅电极通过栅绝缘层被形成，并且其上通过氧化膜层栅控制电极被形成。浮动栅电极由多晶硅层组成。控制栅电极由多晶硅布线组成并且变成了字行WL的一部分。
当写操作通过热载流子的注入被执行时，操作电压如下所示。例如，在写操作中，随着字线电压被设为10V、位线电压被设为5V、源线电压被设为0V并且电位阱电压被设为0V，热载流子从漏极区域被注入到浮动栅。在擦除操作中，随着字线电压被设为-10V，电位阱电压被设为10V并且位线和源线被设为高阻抗，电子被从浮动栅被提取到电位阱区域。在读取操作中，随着字线电压被设为电源电压、位线电压被设为电源电压、源线电压被设为0V并且电位阱电压被设为0V，操作被执行。在擦除和写操作中，高压必需地被施加到字线和电位阱区域。
如在图10中所说明的，当访问端口被分割为被用于读取存储信息的一部分和用于重写存储信息的另一部分并且存储信息从外部总线6被重写时，是读取端口的第一访问端口(PRTr)50可以容易地被优化来加快读取操作。例如，在读取端口中，接收重写数据的输入缓存变得不必要了。既然输入缓存伴随有成为数据输出信号线的负荷的输入电容，这种输入电容对于高速总线会尽可能的小。这是因为写数据在某些情形中从I/O端口被输入，此外，确认读取数据即使当是低速总线的外部总线6被使用时，并不影响存储信息的重写特性。
图12示出了数据处理器的第三示例。在图12中示出的数据处理器1B不同于图1中的在于检测和校正误差的误差检测和校正电路(ECC电路)13和14对从闪存11A和12A读取的数据被安置。ECC电路13被安置在闪存11A的第一访问端口(PRTr)50和CPU总线4的数据总线之间。用于存储数据的闪存12A同样独立地具有被用于对外部总线6的读取访问操作中的第一访问端口(PRTr)54，以及被用于来自外部总线6的存储信息的重写访问操作中的第二访问端口(PRTep)55，并且ECC电路14被安置在闪存12A的第一访问端口(PRTr)54和外部总线6的数据总线之间。
在确认操作中，从其本性，施加误差校正操作到读取数据是不方便的。当同样的访问端口被共同地用在存储信息的读取和重写操作中时，在重写操作中绕过ECC电路13的信号路径必需被加上，并且这种附加的路径构成了存储信息的读取操作的不期望的负载。那时，当访问端口50和51分别被划分为读取端口和重写端口并且存储信息从外部总线6被重写时，即使当ECC电路13被安置在第一访问端口50和CPU总线4之间时，读取操作中的更高的速度可以容易地被保证。
虽然未在图中被特别地示出，当ECC电路13被加入以施加误差校正时，在DAT数据中，通过利用低速读取的特征，无需安置ECC电路13作为闪存12A侧的硬件，在其位置中，ECC的校正代码和存储数据被一起读取并且CPU 2可以执行用于ECC电路中的程序以用软件校正误差。此外，当组成程序区的多片闪存11A为片上的，通过共同的ECC电路，引导数据可以被输出到CPU总线4。
在图13中，数据处理器的第四示例被示出。图中示出的数据处理器1C不同于图2中示出的在于在一个闪存11B的存储阵列中数据区(DAT)和程序区(PGM)被安置。数据区专有的闪存12或12A没有被安置。第一访问端口50被连接到CPU总线4并且ECC电路13被插入第一访问端口50和CPU总线4的数据总线之间。虽然没有特别地在图中被示出，当数据区(DAT)和程序区(PGM)被组成一个闪存11B的存储阵列时，ECC电路13未被安置，或者由于程序用CPU 2实现软件ECC或者闪存11B只被连接到CPU 4的配置可以被采用。
当重写操作根据图4中示出的过程从第二访问端口51被施加到同样在闪存11B中构成的程序区(PGM)和数据区(DAT)时，在程序区(PGM)中可以获得相对低的电压电平的擦除阈值电压分布并且在数据区(DAT)中可以获得相对高的电压电平的擦除阈值电压分布。例如，当闪存11B具有图11中所说明的配置时，既然程序区(PGM)和数据区(DAT)的存储阵列的配置是相同的，来自数据区(DAT)的存储单元的存储信息的读取速度相对较低并且来自程序区(PGM)的存储单元的存储信息的读取速度相对较快。对于该差别，例如，CPU2，如图14中所示，可以在不同的总线周期得到对程序区(PGM)和数据区(DAT)的访问。即，当数据区(DAT)被读取时，等待时间被设为较大。参照图14，当程序区(PGM)被访问时，等待时间被设为1并且，当数据区(DAT)被访问时，等待时间被设为n＝4。
在图15中，在闪存11B中，数据区(DAT)和程序区(PGM)的读取速度被设为相同的存储阵列的配置的示例被例示。当读取存储器电流较小的数据区(DAT)被安置在与程序区(PGM)的相同的存储阵列中时，以分级读出放大器的结构连接到读出放大器SA的存储单元的比特数，换句话说，局部位线LBL的长度与程序区(PGM)的相比被变得足够小。本质上，与程序区(PGM)的存储阵列61A相比，数据区(DAT)的存储阵列61B被变得更小。因此，存储器电流也很小的数据区(DAT)不需要降低读取速度可以被读取。在图15中，写系统之类的配置被从图中略去；然而，这些在图11中一样。在图14中，术语“DEC”通常指列解码器和行解码器，术语“BIF”指总线接口并且术语“CNT”指控制电路。
或者，当程序区(PGM)的读取速度被加快并且数据区(DAT)的读取速度相对降低，程序区(PGM)的存储阵列61A的局部位线LBL的长度比数据区(DAT)的局部位线LBL长度可以缩得更短。因此，程序区(PGM)的一些局部位线LBL可以被变得更小并且因此读取速度可以被更多地加快。
在图16中，两个闪存被独立地连接到CPU总线和外部总线的模式被示出。在被连接到CPU总线4的闪存11中，分级读出放大器可以被采用以加快读取速度。既然被连接到外部总线6的闪存12并不意味着加快，分级读出放大器结构不那么有利地被采用。参考标号“MAT(PGM)”表示被变成程序区的存储垫并且参考标号“MAT(MAT)”表示被变成数据区的存储垫。
由于上述的数据处理器，可以得到以下的优点。
(1)当存储区被划分为程序区(PGM)和数据区(DAT)两个区域并且诸如确定闪存的性能或恶化的被施加的电压和被施加的时间的擦除和写条件被改变时，可以得到两者必需的性能。在诸如实现了高速读取操作的一个应用和重写操作次数被特别地提高了的一个应用中不同的非易失性存储器可以在一个芯片上被实现而不用改变生产条件。
(2)当闪存的访问端口被分割为用于存储信息的读取操作中的一部分和用于重写操作中的一部分时，用于读取操作中的端口可以容易地被优化以加快读取操作。例如，在用于读取操作中的端口50中，接收重写数据的输入缓存是不必要的。输入缓存伴随成为用于数据输入操作中的数据线的负荷的输入电容。此外，在能够对从第一访问端口50读取的数据检测和校正误差的ECC电路13同样被安置在第一访问端口50和CPU总线4之间的情形中，不需要考虑重写操作中的确认操作。在确认操作中，从其本性，数据能够被不方便地校正。当一个访问端口被用于存储信息的读取和重写操作，在重写操作中，绕过ECC电路13的信号路径被必要地加上。这种附加的路径构成了对存储信息的读取操作所不期望的负荷。
(3)当从第一访问端口50来看的对闪存11A的地址空间和从第二访问端口51来看的对闪存11A的地址空间被区分时，被连接到CPU总线4的CPU 2可以方便地控制通过外部总线6来自第二访问端口51的存储信息的重写操作。
(4)当数据区DAT和程序区PGM被组成一个具有分级读出结构的闪存11B，当前者的位线负荷被变得比后者的更小时，重写操作的保证次数对于程序区PGM可以被增加并且对数据区DAT和程序区PGM两者的读取访问周期可以被均衡。
在上文中，由发明人实现的本发明参照实施例被明确地说明。然而，本发明并不限制于此。不言而喻，在不偏离本发明的要点的范围内，可以施加多种修改。
例如，在各个程序区的存储单元和数据区的存储单元中，当阈值电压的最大变化宽度被变得更大时，程序区的存储单元的擦除阈值电压分布被变得低于数据区中的存储单元的擦除阈值电压分布。然而，程序区的存储单元的写阈值电压分布可以被变得高于数据区中的存储单元的写阈值电压分布。在前一种情形中，在各程序和数据区中，诸如读取字线选择电平的读取确定电平可以是相同的。在后一种情形中，程序区中的读取确定电平可以高于数据区中的。
数据处理器的总线配置并不限于双总线的配置。三总线配置或单总线配置可以被采用。不言而喻，在数据处理器上，除了上述的不同的电路组件可以是片上的。电可重写非易失性存储器，不需要对闪存进行限制，可以是EEPROM。
此外，在图2和其它的图中说明了施加到字线的电压被改变以设定存储单元的阈值电压。然而，在改变字线电压之处，经过读出放大器的电流量被测量以确定存储单元的擦除状态。在这种非易失性存储器的情形中，即使当存储单元的阈值电压的状态是确定存储于存储单元中的数值的主要因素时，既然负载电容或被连接到存储单元的布线的阻抗会产生影响，存储单元的阈值电压分布不同于图2中所示出的而被考虑。在这种非易失性存储器的情形中，图2的电平轴的存储器Vth可以与存储器电流量相互交换。
工业实用性本发明可以被广泛地应用于诸如微电脑(其中如闪存的可重写非易失性存储器是片上器件)的半导体集成电路，以及系统LSIs和在打包底层上安装了这种半导体集成电路和独立的半导体集成电路的多端(multi-tip)组件。
权利要求
1.一种半导体集成电路，包括中央处理器；以及被安置在所述中央处理器的地址空间中的可重写非易失性存储区，其中所述非易失性存储区具有第一非易失性存储区和第二非易失性存储区，它们根据阈值电压的差别来记忆信息；并且所述第一非易失性存储区具有大于所述第二非易失性存储区的用于存储信息集的阈值电压的最大变化宽度。
2.根据权利要求
1所述的半导体集成电路，其中，所述第一非易失性存储区的阈值电压初始化电平分布与所述第二非易失性存储区相比被设为更低以使得所述阈值电压的最大变化宽度更大。
3.根据权利要求
1所述的半导体集成电路，其中，所述第一非易失性存储区的存储信息读取速度与所述第二非易失性存储区相比被变得更快。
4.根据权利要求
1所述的半导体集成电路，其中，被提供了所述第一存储区的第一非易失性存储器和提供了所述第二存储区的第二非易失性存储器被独立地包括。
5.根据权利要求
1所述的半导体集成电路，其中，包括了一个被提供了所述第一存储区和所述第二存储区的非易失性存储器。
6.根据权利要求
3所述的半导体集成电路，其中，所述第一非易失性存储区被用来存储程序并且所述第二非易失性存储区被用来存储数据。
7.一种半导体集成电路，包括中央处理器；易失性存储器；所述中央处理器和所述易失性存储器被连接之处的第一总线；被连接到所述第一总线的总线控制器；以及被连接到所述总线控制器的第二总线，其中对于所述第一总线，根据阈值电压的差别来存储信息的第一电可重写非易失性存储器被连接；对于所述第二总线，根据阈值电压的差别来存储信息的第二电可重写非易失性存储器被连接；并且所述第一非易失性存储器的用于存储信息的阈值电压的最大变化宽度被设为大于所述第二非易失性存储器的。
8.根据权利要求
7所述的半导体集成电路，其中，所述第一非易失性存储器的阈值电压的初始化电平的分布与所述第二非易失性存储区相比被设为更低以使得所述阈值电压的所述最大变化宽度更大。
9.根据权利要求
7所述的半导体集成电路，其中，所述第一非易失性存储区被用来存储所述中央处理器所执行的程序并且所述第二非易失性存储区被用来存储所述中央处理器执行所述程序时所使用的数据。
10.根据权利要求
9所述的半导体集成电路，其中，所述第一非易失性存储器具有被用在对所述第一总线进行读取访问中的第一访问端口以及被用在从所述第二总线进行存储信息的重写访问中的第二访问端口，所述中央处理器执行用于对第一存储器重写存储信息的访问控制。
11.根据权利要求
10所述的半导体集成电路，其中，对从所述第一访问端口来看的第一非易失性存储器的地址空间和对从所述第二访问端口来看的所述第一非易失性存储器的地址空间被区分。
12.根据权利要求
11所述的半导体集成电路，其中，当外部接口电路被连接到所述第二总线并且重写命令被外部输入到所述外部接口电路中时，所述中央处理器解译了所述重写命令并根据解译结果执行了所述第一非易失性存储器保存的重写控制程序以控制所述第一非易失性存储器保存的存储信息的重写操作。
13.根据权利要求
12所述的半导体集成电路，其中，能够对从第一访问端口读取的数据检测并校正误差的ECC电路被安置在所述第一访问端口和所述第一总线之间。
14.根据权利要求
9所述的半导体集成电路，其中所述第一非易失性存储器具有若干非易失性存储单元并且所述非易失性存储单元各具有存储晶体管，其阈值电压根据电荷存储区的电荷保持状态被区分，以及能够选择性地连接所述存储晶体管到位线的选择晶体管；所述选择晶体管的栅绝缘膜层比所述存储晶体管的栅绝缘膜层更薄地被形成；并且由于紧接着所述选择晶体管栅电极之下的半导体区域中所形成的通道与紧接着所述存储晶体管的电荷存储区域之下的半导体区域中所形成的通道之间的电位差别所形成的热电子被注入所述电荷存储区域从而设定更高的阈值电压以减少被保存在所述电荷存储区域中的电子从而朝着更低的方向初始化阈值电压。
15.一种半导体集成电路，包括中央处理器；易失性存储器；所述中央处理器和所述易失性存储器被连接之处的第一总线；被连接到所述第一总线的总线控制器；以及被连接到所述总线控制器的第二总线，其中被连接到所述第一总线的非易失性存储器；所述非易失性存储器具有第一非易失性存储区和第二非易失性存储区，它们根据阈值电压的差别存储信息；并且所述第一非易失性存储区的用于存储信息的阈值电压的最大变化宽度与所述第二非易失性存储区相比被设得更大。
16.根据权利要求
15所述的半导体集成电路，其中，所述第一非易失性存储区的阈值电压的初始化电平的分布与所述第二非易失性存储区相比可以被设得更低以使得所述阈值电压的最大变化宽度更大。
17.根据权利要求
15所述的半导体集成电路，其中，当与阈值电压对应的存储信息从所述第一非易失性存储区中的非易失性存储单元被读取时被给予到非易失性存储单元的读取确定电平被设为与当与阈值电压对应的存储信息从所述第二非易失性存储区中的非易失性存储单元被读取时被给予到非易失性存储单元的读取确定电平相同。
18.根据权利要求
17所述的半导体集成电路，其中，所述第一非易失性存储区被用来存储所述中央处理器执行的程序并且所述第二非易失性存储区被用来存储当所述中央处理器执行所述程序时所使用的数据。
19.根据权利要求
18所述的半导体集成电路，其中，所述第一非易失性存储区和所述第二非易失性存储区各具有由多个被分割的区域所构成的分级位线结构，各个所述被分割区域固有的多个第一位线、所述多个被分割区域共有的第二位线，从所述被分割区域选择所述第一位线的选择电路并且被安置在所述选择电路和所述第二位线之间的读出放大器，其中所述第一位线的各自的负荷在所述第二非易失性存储区中比在所述第一非易失性存储区中更小。
20.根据权利要求
18所述的半导体集成电路，其中，所述中央处理器在对所述非易失性存储器的读取访问控制中进行控制使得对所述第二非易失性存储区的访问周期的数目大于对所述第一非易失性存储区的访问周期的数目。
21.根据权利要求
18所述的半导体集成电路，其中，所述非易失性存储器具有被用在对所述第一总线的读取访问中的第一访问端口以及被用在从所述第二总线进行存储信息的重写访问中的第二访问端口，所述中央处理器施加访问控制用于对所述非易失性存储器重写存储信息。
22.根据权利要求
21所述的半导体集成电路，其中，对从所述第一访问端口来看的所述非易失性存储器的地址空间和对从所述第二访问端口来看的所述非易失性存储器的地址空间被区分。
23.根据权利要求
22所述的半导体集成电路，其中，当外部接口电路被连接到所述第二总线并且重写命令被外部输入到所述外部接口电路中时，所述中央处理器解译了所述重写命令并根据被解译的结果执行了所述第一非易失性存储器保存的重写控制程序以控制所述第一非易失性存储器保存的存储信息的重写操作。
24.根据权利要求
22所述的半导体集成电路，其中，能够对从第一访问端口读取的数据检测并校正误差的ECC电路被安置在所述第一访问端口和所述第一总线之间。
25.根据权利要求
18所述的半导体集成电路，其中所述非易失性存储器具有若干非易失性存储单元并且所述非易失性存储单元具有其阈值电压根据电荷存储区的电荷保持状态被区分的存储晶体管以及能够选择性地连接所述存储晶体管到位线的选择晶体管；所述选择晶体管的栅绝缘膜层比所述存储晶体管的栅绝缘膜层更薄地被形成；并且由于紧接着所述选择晶体管栅电极之下的半导体区域中所形成的通道与紧接着所述存储晶体管之下的电荷存储区域的半导体区域中所形成的通道之间的电位差别所形成的热电子被注入所述电荷存储区域以设定更高的阈值电压以减少被保存在所述电荷存储区域中的电子从而朝着更低的方向初始化所述阈值电压。
26.一种半导体集成电路，包括中央处理器；以及被安置在所述中央处理器的地址空间中的可重写非易失性存储区，其中所述非易失性存储区包括第一非易失性存储区和第二非易失性存储区，它们根据流过存储单元的电流量的差别来存储信息；所述第一存储区的存储单元和所述第二存储区的存储单元分别具有第一状态和第二状态；在所述第一存储区中的所述存储单元的第一状态和所述第二存储区的所述存储单元的第一状态中，两者流过所述存储单元的电流量被包含在第一范围中；在所述第一存储区中的所述存储单元的第二状态中，流过所述存储单元的电流量被包含在第二范围中；并且在所述第二存储区中的所述存储单元的第二状态中，流过所述存储单元的电流量被包含在不同于所述第二范围的第三范围中。
27.根据权利要求
26所述的半导体集成电路，其中，所述第二范围和所述第三范围被部分地重叠。
专利摘要
一种具有中央处理器和被安置在该中央处理器的地址空间中的可重写非易失性存储区的半导体集成电路。该非易失性存储区具有第一非易失性存储区和第二非易失性存储区，它们根据阈值电压的差别来记忆信息。该第一非易失性存储区具有大于第二非易失性存储区的用于记忆信息集的阈值电压的最大变化宽度。当用于记忆信息的阈值电压的最大变化宽度更大时，既然对于存储单元由于存储信息的重写操作的压力变得更大，在保证重写操作的次数方面较差；然而，既然读取电流变得更大，存储信息的读取速度可以被加快。第一非易失性存储区可以被优先考虑以加快存储信息的读取速度并且第二非易失性存储区可以被优先考虑以保证更多的存储信息的重写操作次数。
文档编号G11C16/02GK1993682SQ200480043669
公开日2007年7月4日 申请日期2004年8月30日
发明者品川裕, 片冈健, 石川荣一, 田中利广, 柳泽一正, 铃川一文 申请人:株式会社瑞萨科技导出引文BiBTeX, EndNote, RefMan