专利名称：高效化电能消耗的数据处理系统的制作方法
技术领域：
本发明涉及一种高效化电能消耗的数据处理系统。
图10示出了常规的数据处理系统的方框图。该数据处理系统包括一个CPU(中央处理单元)100、一个ROM(只读存贮器)105、一个RAM(随机存取存贮器)106，一个存贮器设备107以及一个输入/输出单元108。该常规系统有一开关104，从两个时钟发生器101和102输出的两个时钟信号中选定一个，并将该选定的时钟信号提供给CPU100，以改变CPU100的运行频率。当用户拨动一个手动开关109时，定时控制器103从开关109接收一个信号，并且相应地输出CPU时钟的一个开关定时，开关104实际上是根据定时控制器103提供的开关定时来执行开关操作。通过CPU时钟的转换来调节正在执行的应用程序的运行速度。例如，有这样一种情况，数据处理系统包含一个高速CPU，而由该数据处理系统执行的游戏程序原来是为较低速的CPU设计的。这有时会导致游戏程序运行太快，而时钟频率的降低则会将运行速度调节到一定的程度。
也可以通过将系统的电压以5V降到3.3V来降低电能消耗。然而，就时钟转换与电能降低而言，常规的数据处理系统有以下问题(1)降低提供给CMOS晶体管电路的线电压会降低电路的运行速度，因此，为了降低电能消耗而采取的减小线电压的措施会给数据处理系统的运行带来不良的影响。
(2)如果输入运行还没有执行时CPU时钟被转换到较低频率的话，那么在输入运行过程中就总会将具有最高频率的一个时钟施加到CPU，这就意味着输入运行过程中并不能有效地降低电能消耗。
(3)对各种不同的应用程序而言，在两个CPU时钟之间转换不能获得合适的运行速度。
因此，本发明的一个目的是要提供一个改进的数据处理系统，它能同时获得高效化的电能消耗和合适的运行速度。
本发明的数据处理系统包括一个微处理器；时钟信号发生装置，用于产生具有可变频率的运行时钟信号，并将该运行时钟信号提供给微处理器；线电压控制装置，用于控制与运行时钟信号的频率相关的线电压，并且将该线电压提供给微处理器。
在这一系统中，可以将时钟信号的频率设置为一所需的数值，以便同时获得适当的运行速度和高效的电能消耗。
在本发明的最佳实施例中，时钟信号发生装置包括用于产生参考时钟信号的参考时钟信号发生装置；用第一分划因子划分运行时钟信号的频率以产生经过分划的时钟信号的第一分频器；在调节运行时钟信号的频率以使得分频时钟信号的相位与参考时钟信号的相位一致的同时，产生运行时钟信号的电路。
通过调节第一分划因子，可以将运行时钟信号的频率设置为所需的数值。
上述电路包括一个相位比较器，用于将分频时钟信号的相位与参考时钟信号的相位进行比较，以产生代表两个相位间的相位偏差的偏差信号；一个用于处理该偏差信号的低通滤波器；一个压控振荡器，用于产生响应低通滤波器的输出信号的运行时钟信号。线电压控制装置包括一个控制电路，用于以低通滤波器的输出信号的电平为函数来控制线电压。
提供给微处理器的线电压是根据低通滤波器输出的信号的电平来进行控制的。这就使得微处理器的线电压与运行时钟信号的频率相关联。
时钟信号产生装置还包括一个第一存贮器，它耦合到微处理器上，用于存贮第一分划因子。
参考时钟信号产生装置包括初始时钟信号产生装置，用于产生一个具有预定频率的初始时钟信号；第二分频器，用于以第二分划因子来划分初始时钟信号的预定频率，以产生参考时钟信号； 第二存贮器，它耦合到微处理器上，用于存贮第二分划因子。
微处理器可以改变第一分划因子和第二分划因子，以便将时钟信号的频率设置为所需要的值。
在本发明的另一个最佳实施例中，线电压控制装置包括一个控制电路，用于以运行时钟信号的频率为函数来控制线电压。
线电压控制装置还包括用于限定线电压上限的上限控制装置和用于限定线电压下限的下限控制装置，因此线电压被限定在下限与上限之间的范围之内。
在本发明的又一实施例中，时钟信号发生装置包括一个用于限制运行时钟信号最高频率的频率限制器。
通过下面结合附图对最佳实施例所作的详细描述，可以进一步弄清本发明的上述以及其它目的、特性及优点。
图1的方框图示出了作为本发明的第一实施例的一个计算机系统；图2的方框图示出了处理速度调器8的内部电路结构；图3的方框图示出了线电压控制器9的内部结构；图4的方框图示出了本发明第二实施例中处理速度调节器8的内部电路结构；图5的方框图示出了频率限制器26的内部结构；图6(a)至6(g)示出了第二实施例的运行时序图；图7(A)和7(B)示出了在没有和带有频率限制器26的电路之间进行的运行时钟频率fCPCK的收敛情况比较；图8(a)至g(g)示出了频率限制器26的时序图；图9的方框图示出了具有根据运行时钟频率fCPCK执行电压控制的线电压控制电路9d的一个电路结构；图10的方框图示出了一个常规的数据处理系统。
图1的方框图示出了作为本发明第一实施例的计算机系统。该计算机系统包括一个CPU1，一条CPU总线10，一个ROM4，一个RAM5，一个存储装置6，一个输入/输出单元7以及一个处理速度调节器8。CPU总线10耦合到ROM4、RAM5、存储装置6、输入/输出单元7以及处理速度调节器8。处理速度调节器8产生一个提供给CPU1的运行时钟信号CPCK。CPU1与运行时钟信号CPCK同步运行。处理速度调节器8也产生一个提供给计算机系统的元件——包括CPU1、ROM4和RAM5——的线电压E。CPCU1经由CPU总线10控制整个系统的运行。输入/输出单元7包括输入设备，诸如键盘、鼠标、指示笔、触摸板、以及用于网络系统的接收电路；输入/输出单元7也包括输出设备，诸如CRT显示器、液晶显示器以及其它平板显示器。处理速度调节器8包括一个PLL(锁相环)电路3，一个分划因子存储器2，一个参考分划因子存储器12以及一个线电压控制器9。
图2的方框图示出了处理速度调节器8的内部电路结构。PLL电路3包括一个相位比较器20，一个环路滤波器(LPF)21，一个压控振荡器(VCO)22，一个分频器23，一个参考时钟发生器24、一个振荡器25以及一个参考分频器27。狭义地说，PLL电路包括相位比较器20、环路滤波器21和压控振荡器22。线电压控制电路9还包括一个上限电压限制器9a，一个下限电压限制器9b和一个线电压控制电路9c。
参考分划因子存储器12和分划因子存储器2分别经由CPU总线10耦含到CPU1，并且存储CPU1提供的参考分划因子M和分划因子N。具有振荡器25(如石英晶体振荡器)的参考时钟发生器24产生一个初始时钟信号RCK0。参考分频器27用存储在参考分划因子存储器12中的参考分划因子M划分初始时钟信号RCK0的频率，以产生一个参考时钟信号RCK1。
分划因子N和参考分划因子M分别相应于本发明权利要求书中所称的第一分划因子和第二分划因子。
参考时钟信号RCK1作为一个参考信号从参考分频器27提供到相位比较器20，而一个经分划的时钟信号DVCK被作为要予以比较的从属信号由分频器23提供给相位比较器20。相位比较器20将分划的时钟信号DVCK与参考时钟信号RCK1进行比较，产生一个代表这两个信号RCK1和DVCK的相位差的偏差信号CPS。偏差信号CPS被传送到其中具有电荷抽运(charge pump)电路的环路滤波器21。环路滤波器21中的电荷抽运电路产生一个电压控制信号LPS。该电压控制信号LPS的电平依赖于偏差信号CPS以及一些输入给环路滤波器21的同样脉冲的电平。
由环路滤波器21输出的电压控制信号LPS被传送到压控制振荡器22和线电压控制电路9。压控振荡器22产生一个其频率取决于电压控制信号LPS的电压水平的运行时钟信号CPCK。分频器23用存贮在分划因子存贮器2中的分划因子N划分运行时钟信号CPCK的频率，产生分频时钟信号DVCK。该分频时钟信号DVCK由分频器23提供到相位比较器20，以便如上所述与参考时钟信号RCK1进行比较。运行时钟信号CPCK的频率收敛，以使得两个信号RCK1与DVCK的相位差趋于零。收敛之后运行时钟信号CPCK的频率等于参考时钟信号RCK1的频率fRCK1与分划因子N的乘积，即N×fRCK1。初始时钟信号RCK0的频率frcko、参考时钟信号的频率frckl以及运行时钟信号CPCK的频率fcpck具有以下关系fRCK1＝fRCK0/M ……………(1)fCPCK＝N×fRCK1＝N×fRCK0/M……………(2)例如，当fRCK0＝10KHZ，M＝4，N＝2时fRCK1＝2.5KHZ，fCPCK＝5KHZ。
只需改写存贮在分划因子存贮器2中的分划因子N和存贮在参考分划因子存贮器12中的参考分划因子M，CPU1可以将运行时钟信号CPCK的频率fCPCK调节到任何需要的值。这一优点归功于分划因子存贮器2和参考分划因子存贮器12。
线电压控制电路9包括用于分别限定线电压E的上限和下限的上限电压限制器9a和下限电压限制器9b，以及用于控制线电压E的电平的线电压控制器9c。从环路滤波器21提供电压控制信号LPS给线电压控制电路9。线电压控制电路9控制线电压E，该电压被提供给计算机系统的各个不同电路。从另一个电源(没有示出)供给环路滤波器21和压控振荡器22一固定的电压，该电压与线电压E不同。
线电压控制电路9响应电压控制信号LPS的电平，控制其输出电压E的电平。如前所述，提供给CPU1的运行时钟信号CPCK的频率fCPCK也根据电压控制信号LPS的电平予以控制。这就意味着运行时钟信号CPCK的频率与系统的线电压E是相关的。因此，计算机系统根据运行时钟信号CPCK的频率，以一个适当的速度运行，与此同时，它的电能消耗也根据运行时钟信号CPCK的频率被降低。
图3的方框图示出了线电压控制电路9的内部结构。上限电压限制器9a和下限电压限制器9b用两个电阻从接地电势分出一固定电压Vo，以分别产生最大电压VMAX和最小电压VMIN。线电压控制器9c包括有两个比较器41和42，一个与门43，两个反相器(非门)44和45，三个开关51至53，以及一个DC-DC转换器60。
第一比较器41将上限电压限制器9a提供的最大电压VMAX与环路滤波器21输出的电压控制信号LPS的电平进行比较。如果LPS≤VMAX，那么第一比较器41产生H(高)电平的输出信号Q41；如果VMAX＜LPS，那么产生L(低)电平的输出信号。第二比较器42将下限电压限制器9b提供的最小电压VMIN与电压控制信号LPS的电平进行比较。如果VMIN≤LPS，那么第二比较器42产生H电平的输出信号Q42；如果LPS＜VMN，则产生L电平的输出信号Q42。第一比较器41的输出信号被提供给与门43和第一反相器44，而第二比较器的输出信号被提供给与门43和第二反相器45。与门43输出一个开关信号，用于连接和断开第一开关51，而第一反相器44和第二反相器45分别输出开关信号，用于分别连接和断开第二开关52和第三开关53。第一至第三开关51至53分别在其输入端接收电压控制信号LPS、最大电压VMAX和最小电压VMIN。三个开关51至53中的其中一个将其输出作为参考电压VREF提供给DC-DC转换器60。根据第一和第二比较器41和42的比较结果，电压控制信号LPS、最大电压VMAX以及最小电压VMIN中的其中一个被作为参考电压VREF提供给DC-DC转换器60。
如图3所示，提供给DC-DC转换器60的参考电压VREF是根据电压控制信号LPS的电平按如下方式来确定的当LPS＜VMIN时， VREF＝VMIN当VMIN≤LPS≤VMAX时，VREF＝LPS当VMAX＜LPS时， VREF＝VMAX在图3所示的电路中，提供给DC-DC转换器60的参考电压VREF正比于位于最大电VMAX和最小电压VMIN所限定的电压范围之内的电压控制信号LPS的电平，因此从DC-DC转换器输出到计算机系统其它电路的线电压E也正比于位于预定电压范围内的电压控制信号LPS的电平。
CPU1的电能消耗由下面的式子给出W＝∑E2×p×f×c……………(3)其中“W”代表电能消耗[瓦特]，“E”表示线电压[伏]，“P”代表信号运行因子[指令/时钟]，“fCPCK”代表运行时钟信号CPCK的频率[赫兹]，“C”代表计算机系统的电容单元[F]。
信号运行因子P指示在每个时钟周期CPU1执行多少条指令。某些目前可以获得的微处理器在一个时钟周期执行若干条指令。这些微处理器的电能消耗与在一个时钟周期中执行的指令数成正比增加，因此信号运行因子P引入该效应来计算电能消耗。信号运行因子P依赖于用作CPU1的微处理器的型号。电容单元C也是与计算机系统的结构相关的一个固定值。因此方程式(3)中的变量是线电压E和运行时钟频率fCPCK。因此，通过调节运行时钟频率fCPCK和线电压E，可以同时获得降低的电能消耗和适当的运行速度。运行时钟信号CPCK的频率fCPCK被任意设置，以获得一个应用程序的适当运行速度，而线电压E被相关于运行时钟频率fCPCK予以控制。
假设初始时钟信号RCK0(图2)的频率fRCK0等于10KHZ，参考分划因子M等于4，如果分划因子N设置为2，fRCK1和fCPCK分别等于2.5KHZ和5KHZ 。在执行一个字处理程序时，在输入设备的非运行状态过程中，如果分划因子N被设置为2，那么方程(2)计算出运行时钟频率fCPCK等于5KHZ。另一方面，当输入设备处在运行状态时，如果分划因子N被设置为2，那么运行时钟频率fCPCK变为100KHZ。与此类似，运行时钟频率在屏幕卷运过程中可以设置为5MHZ，而在计算过程中可以设置为30MHZ。根据计算机系统的各种不同运行模式确定分划因子N，同时获得适合于每一运行模式的运行速度以及降低了电能消耗。此外，根据各种运行程序来设置分划因子N也可给出适合于每一运行程序的运行速度。
一个应用程序可能设置一个所需的程序运行速度FT和代表CPU1的相关处理速度的性能因子CT。下面的方程(4)由参数FT和CT确定运行时钟频率fCPCK。
fCPCK＝fRCK1×FT×CT………(4)性能因子CT是参考微处理器的处理速度与实际安装在计算机系统中的微处理器的处理速度SCMP之比，即CT＝SREF/SCMP。假设一个i486处理器(Intel公司的商标)的处理速度SREF为1.0，而一个Pentium处理器(Intel公司的商标)的处理速度SCMP为4.0，那么对i486处理器而言，性能因子CT为1，而对Pentium处理器而言，性能因子CT为0.25。方程(4)表明具有较小性能因子CT的微处理器，也就是说具有较大处理速度的微处理器，对同样的运行速度FT而言，需要较小的运行时钟频率fCPCK。
性能因子CT和运行速度FT在每个应用程序中可以规定为它的运行条件。性能因子CT依赖于用作CPU1的微处理器的型号，并且只在用户第一次执行每个应用程序或当应用程序被安装到系统中时设置一次。用户可以从不同型号的微处理器中选择一种，所有这些型号都作为选择对象显示在屏幕上。用户也可以根据偏爱改变运行速度FT。
根据方程(2)和(4)，存贮在分划因子存贮器2中的分划因子N可以表示为N＝FT×CT……………(5)CPU1将这样确定的分划因子N写入分划因子存贮器2，以获得用户指定的所需运行速度FT。
现在考虑这样一种情况，一个包括程序思考过程的游戏程序被性能因子为1的CPU1所执行，参考时钟频率fRCK1被设置为2.5KHZ，在输入运行处于待机状态时，当运行速度FT被设为40，也就是说当分划因子被设置为40时，运行时钟频率为100KHZ，从而电能消耗被有效地降低。另一方面，在程序进入思考过程时，当运行速度FT被设置为12,000，也就是说当分划因子N被设置为12,000时，运行时钟频率fCPCK为30MHZ，从而能进行高速处理。
在另一种情况下，微处理器的性能因子CT为0.25，如果运行速度FT被设置为40的话，分划因子N成为10，运行时钟频率相应地成为25MHZ。如果运行速度FT被设置为12,000的话，分划因子N成为3,000，运行时钟频率成为7.5MHZ 。根据微处理器的解匙能力以及对应用程序的处理，本实施例的结构获得一个适当的运行速度。为了执行在游戏中间运行速度FT发生变化的高电平游戏，运行时钟可以在几百赫兹至几十兆赫兹的范围内变化。
在多操作系统环境下，一个计算机系统由若干操作系统所管理，各个操作系统可能具有不同的最佳运行速度。当若干应用程序在每个操作系统上执行时，每个应用程序的最佳运行速度FT各不相同。本发明即使在这样的情况下，也能同时获得相对于各个应用程序的最佳运行速度FT以及对电能消耗的有效降低。
图4的方框图示出了在本发明的第二实施例中的处理速度调节器8的内部电路结构。图4所示的电路除了图2所示的元件外还包括一个频率限制器26。该频率限制器26接收从参考时钟发生器24输出的初始时钟信号RCK0、从分颁器23输的分频时钟信号DVCK以及从压控振荡器22输出的运行时钟信号CPCK。频率限制器26响应这些输入信号产生频率控制信号CPSW，并将频率控制信号CPSW提供给相位比较器20 。如后面将要描述的那样，当运行时钟信号CPCK到达预定的最大频率时，频率限制器26改变频率控制信号CPSW的电平，以便将相位比较器20的输出CPS设置为高阻抗状态，这就导致了对运行时钟信号CPCK的最大频率的调节。
图5的方框图示出了频率限制器26的内部结构。该频率限制器26包括一个计数电路30和一个触发电路(FF)31。当初始时钟信号ROK0上升为H电平时，计数电路30的内部计数的器被重新设置为零；与此相反，当初始时钟信号ROK0下降为L电平时，计数电路30开始累计运行时钟信号CPCK的脉冲数。当计数电路30的计数值达到相应于可允许最大运行时钟频率fCPCK的一个预定值时，计数电路30设置一个从L电平到H电平的上升信号UPS。该上升信号UPS被输入到计数电路30的启动端和触发器31的时钟输入端。一旦上升信号UPS上升到H电平，计数电路30即停止计数，而触发器31将频率控制信号CPSW从L电平提升到H电平。从相位比较器20(图4)提供的偏差倍号CPS响应频率控制信号CPSW上升到H电平，被强制设置为高阻抗状态。触发器31响应从分频器23提供的分频时钟信号DVCK的脉冲而复位，从而频率控制信号CPSW下降到L电平，这导致了取消对偏差信号CPS的限定。
图6(a)至6(g)的时序图，示出了频率限制器26的操作情况。图6(c)和6(d)示出了电路在不带频率限制器26(图2所示的电路)时的运行情况，而图6(e)至6(g)示出了带有频率限制器26时的电路(图4所示的电路)运行情况。图6(a)和6(b)所示的运行对两个电路都是共同的。
在图6(g)所示的周期A中，CPU1改写存储在分划因子存贮器2中的分划因子N为一个较大的值，以便增大运行时钟频率fCPCK。在时间点B，根据改写之前分划因子N的初始值予期分频器22产生分频时钟信号DVCK的一个脉冲(图6(b)。但由于分划因子N已在周期A被改写为一个较大的值，因此在时间B没有产生分频时钟信号DVCK的脉冲，相位比较器20因而将偏差信号CPS(图6(c))从高阻抗状态改变为H电平。图6(c)中的阻影部分代表高阴抗状态。当偏差信号CPS在时刻B上升为H电平后，从环路滤波器21输出的电压控制信号LPS(图6(d))的电势逐渐增大，该增大的电势导致运行时钟信号CPCK(图6(g))的频率fCPCK逐渐增大，所述运行时钟信号CPCK是由压控振荡器22产生的。图6(g)的阴影部分代表波形不能精确示意的高频区域。
在没有频率限制器26的电路中(图2)，如图6(b)至6(d)所示，电压控制信号LPS的电势持续增长，直到在时刻D产生分频时钟信号DVCK的下一个脉冲为至。这导致了运行时钟信号CPCK的频率fCPCK的持续增长。
举例来说，假定运行时钟信号CPCK的频率在时刻E将超出CPU1的工作范围，在这种情况下，带有频率限制器26的电路(图4)动作，以控制在时刻E运行时钟信号CPCK的频率fCPCK增长。如图6(e)和6(f)所示，该电路在时刻E将偏差信号CPS设置为高阻抗状态，以阻止电压控制信号LPS的电势的增长。PLL电路(图4中的元件20至23)动作，以使得分频时钟信号DVCK的相位收敛到参考时钟信号RCK1的相位。结果运行时钟信号CPCK的频率fCPCK收敛到一个预定的值，分划因子存储器2中的分划因子对此予以指定。图7(A)和7(B)示出了在不带和带有频率限制器26之间进行的运行时钟频率fCPCK收敛情况的比较。在不带频率限制器26的电路中，没有运行时钟频率fCPCK的上限，如图7(A)所示。与此相反，在带有频率限制器26的电路中，时钟频率fCPCK逐渐收敛到位于上限fMAX所限定的范围之内的一个目标值，如图7(B)所示。虽然在任一情况下，时钟频率fMAX收敛到同一目标值，但频率限制器26动作能使得时钟频率fCPCK被限制在CPU1的额定工作范围内。频率限制器26也能加速向目标值的收敛。
图8(a)至8(g)的时序图详细示出了图4和图5所示电路的运行情况。图5的电路图示出，在当初始时钟信号RCK0(图8(c))为L电平时的时间周期内，计数电路对运行时钟信号CPCK的脉冲进行累计，并且响应初始时钟信号RCK0的上升而复位。在图8(d)的例子中，运行时钟信号CPCK的频率在紧挨着时刻E之前的周期F内显著增长。因此，计数电路30在时刻E完成对预定数目的累计，并将上升信号UPS(图8(e))从L电平改变为H电平。响应上升信号UPS的上升，计数电路30停止计数，从触发器31输出的频率控制信号CPSW(图8(f))上升为H电平。接着，相位比较器20响应频率控制信号CPSW的上升，强制设置偏差信号CPS为高阻抗状态。当分频时钟信号DVCK(图8(b))的脉冲在时刻D被提供时，触发器31复位，从而将频率控制倍号CPCW从H电平返回到L电平。由于相位比较器20响应分频时钟信号DVCK的脉冲将偏差信号CPS设置为高阻抗状态，即使在时刻D之后，偏差倍号CPS也被保持在高阻抗状态。时刻C之后，重复时刻B和时刻E之间所进行的操作，以使得运行时钟信号CPCK的频率fCPCK收敛，从而参考时钟信号RCK1的相位变得与分频时钟信号DVCK的相位相等。
从上面的解释中可以理解，当初始时钟信号RCK0被保持在L电平时(图8(c))，运行时钟信号CPCK的频率fCPCK在监控周期T内被监控。换句话说，频率限制器26在监控周期T对运行时钟信号CPCK的脉冲进行计数。当计数达到相应于最大频率的一个预定值时，频率限制器26将频率控制信号CPSW传送到相位比较器20，以将偏差信号CPS设置为高阻抗状态，这有效地控制了提供给CPU1的运行时钟信号CPCK的最大频率。因此，即使运行时钟频率fCPCK是变化的，CPU1也能稳定地运行。
示于日本专利公开H-2-256311号的图1至图3中的带有米勒(Miller)积分器的另一个电路，适用于压控振荡器22，该电路很容易实现具有从几百赫兹到上百兆赫兹的很宽振荡频率范围的压控振荡器。
当运行时钟信号CPCK的负载比不等上1∶1时，通过提供一个触发电路将运行时钟信号CPCK的频率减半，可将其调节到1∶1。
由线电压控制电路9控制的线电压E可以提供给环路滤波器21和压控振荡器22。
DC-DC转换器60可以被另一电能调节电路，诸如开关调节器所替换，用于根据电压控制信号LPS的电压水平调节其输出电压E。由于运行时钟频率fCPCK依赖于电压控制信号LPS的电平，该替代电能调节电路的输出电压E也与运行时钟频率fCPCK有关。
线电压控制电路9可以由根据运行时钟频率fCPCK执行电压控制的一个功率调节电路所替换。图9的方框图示出了一个电路结构，该电路具有一个基于运行时钟频率fCPCK执行电压控制的线电压控制器9d。在图9的电路中，线电压控制器9d接收运行时钟信号CPCK，而不是图2电路中的电压控制信号LPS。
总而言之，线电压控制电路9可以是任何用于产生线电压E的功率电路，所述线电压E与运行时钟信号CPCK的频率fCPCK有关。
在上面的实施例中，由线电压控制电路9产生的输出电压E被提供给计算机系统的其它电路。另一方面，线电压控制电路9的输出电压E可以只提供给电能消耗相对较大的那些电路，例如CPU1、RAM5、图形控制器(没有示出)，而对其它电路提供一个恒定电压。此外，功率消耗相对较大的每个电路可包含一个自身的线电压控制电路9，它将线电压控制在适合每个电路的特定电压范围。
本发明可适用于具有各种不同微处理器，如DSP(数字信号处理器)、视频处理器、3-D处理器、识别处理器以及作为CPU1的决定处理器的其它系统。
虽然对本发明作了详细的描述和图示，但很显然这仅仅是作为示意和例子，而不是限制性描述，本发明的精神和范围由权利要求书进行限定。
权利要求
1.一个数据处理系统，其特征在于包括一个微处理器；时钟信号产生装置，用于产生频率可变的运行时钟信号，并将该运行时钟信号提供给所述微处理器；线电压控制装置，用于控制与所述运行时钟信号的频率相关的线电压，并将所述线电压提供给所述微处理器。
2.根据权利要求1所述的数据处理系统，其特征在于所述时钟信号产生装置包括参考时钟信号产生装置，用于产生一个参考时钟信号；第一分频器，用于以第一分划因子划分所述运行时钟信号的频率，以产生一个分频时钟信号；一个电路，用于产生所述运行时钟信号，同时调节所述运行时钟信号的频率，使得所述分频时钟信号的相位与所述参考时钟信号的相位相一致。
3.根据权利要求2所述的数据处理系统，其特征在于所述电路包括相位比较器，用于将所述分频时钟信号的相位与所述参考时钟信号的相位进行比较，以产生代表其相位差的偏差信号；低通滤波器，用于处理所述偏差信号；压控振荡器，用于响应所述低通滤波器的输出信号来产生所述运行时钟信号；其中所述线电压控制装置包括一个控制电路，用于以所述低通滤波器的输出信号的电平为函数控制所述线电压。
4.根据权利要求3所述的数据处理系统，其特征在于所述时钟信号产生装置还包括第一存贮器，耦合到所述微处理器，用于存贮所述第一分划因子。
5.根据权利要求4所述的数据处理系统，其特征在于所述参考时钟信号产生装置包括初始时钟信号产生装置，用于产生具有预定频率的初始时钟信号；第二分频器，用于以第二分划因子划分所述初始时钟信号的预定频率，以产生所述参考时钟信号；第二存贮器，耦合到所述微处理器，用于存贮所述第二分划因子。
6.根据权利要求2所述的数据处理系统，其特征在于所述时钟信号产生装置还包括第一存贮器，耦合到所述微处理器，用于存贮所述第一分划因子。
7.根据权利要求6所述的数据处理系统，其特征在于所述参考时钟信号产生装置包括初始时钟信号产生装置，用于产生具有预定频率的初始时钟信号；第二分频器，用于以第二分频因子划分所述初始时钟信号的预定频率，以产生所述参考时钟信号；第二存贮器，耦合到所述微处理器，用于存贮所述第二分划因子。
8.根据权利要求1所述的数据处理系统，其特征在于所述线电压控制装置包括一个控制电路，用于以所述运行时钟信号的频率为函数控制所述线电压。
9.根据权利要求8所述的数据处理系统，其特征在于所述线电压控制装置还包括上限控制装置，用于限定所述线电压的上限；下限控制装置，用于限定所述线电压的下限；其中所述线电压被限定在所述下限与所述上限之间的范围内。
10.根据权利要求1所所述的数据处理系统，其特征在于所述时钟信号产生装置包括频率限制器，用于限制所述运行时钟信号的最大频率。
全文摘要
从PLL电路3输出的运行时钟信号CPCK的频率由存贮在分划因子存贮器2和12中的分划因子N和M所确定。电压控制信号CPS被输入到PLL电路3的压控振荡器以及线电压控制电路9中。线电压控制电路9响应电压控制信号LPS，控制提供给包括CPU1在内的其它电路的线电压E。由于运行时钟信号CPCK的频率与线电压E的电平都依赖于电压控制信号LPS的电平，因此能够同时获得高效化的电能消耗与适当的运行速度。
文档编号G06F15/00GK1150663SQ95118348
公开日1997年5月28日 申请日期1995年11月20日 优先权日1995年11月20日
发明者竹内启佐敏 申请人:精工爱普生株式会社