专利名称：使用对方存储器的二个处理器间非同步串行通信收发装置的制作方法
技术领域：
本发明是关于在通信系统中在用使用对方存储器的二个处理器非同步串行通信方法来传送数据时所使用的装置的发明，特别是关于在使用对方的存储器对利用等待方式的装置的发明。
过去，在处理器之间传递数据时，使用串行通信或者并行通信。但是，虽然在串行通信时有用不多的线就可以把数据传递到远距离的优点，但因传递速度的制约而存在其使用受限制的缺点。另一方面，在并行通信时虽然其传递速度比串行通信快、使用也方便，但却又存在需要多条传输电缆线以及要传送到远距离处时需要众多的驱动器的缺点。
另外，在使用对方存储器的二个处理器之间非同步串行发送/接收装置中，有利用中断信号的方法。发明要解决的课题然而，上述使用中断的方式在同对方频繁地进行数据传递时，因中断而需要额外的处理功能，故存在性能降低的问题点。
另外，作为使用非同步串行通信的技术，虽然美国专利第5388091号曾有过提案，但其主要是用在检查电子控制装置特性的试验装置上，并没有提出过使用对方存储器的技术。
本发明就是为解决上述的传统问题所做的其目的是提供一种可以象并行通信那样地写入或读取对方处理所期望的地址的数据，而且是象串行通信那样需要较少的传输线和较少的驱动器，就能传递数据到较远的距离去的使用对方存储储器的二个处理器间非同步串行通信发送/接收装置。为达到上述目的，本发明采取以下技术方案本发明的使用对方存储器的二个处理器之间非同步串行通信收发装置，由以下各部构成处理器A，其有选择地产生同处理器B进行数据发送/接收所需要片迭信号、读信号、写信号、地址信号，数据信号和中央处理器时钟信号，并接收输入复位信号、等待信号和错误信号；方式寄存器、地址寄存器10、发送数据寄存器、这些寄存器分别接收输入处理器A的片选信号、读信号和写信号；并行/串行寄存器，该寄存器接收输入方式寄存器，地址寄存器、发送数据寄存器各自的输出和由外部提供的时钟，并输出给为把数据传送给处理器B所使用的总线驱动器；总线驱动器；奇偶发生器，该发生器同时接收输入并行/串行寄存器接收输入的数据，产生奇偶并将之输出给并行/串行寄存器；等待寄存器，该寄存器有选择地接收输入上述被输入的数据值并提供复位信号给时间延迟及处理器A，并把其值输出到第1计数器；第1计数器；总线接收器，该装置用于把处理器B的数据传递给处理器A；
奇偶校验寄存器，该寄存器接收输入总线接收器的数据并将之输出给接收输入了来自错误方式检测器信号的第2逻辑门；串行/并行寄存器，该寄存器在有选择地把信号输出给等待寄存器的同时，还输出信号给奇偶校验寄存器。
错误方式检测器，该检测器接收输入上述总线接收器的输出信号和时钟并将之输出给第2逻辑门；第2逻辑门，该逻辑阵列根据接收输入的来自奇偶校验寄存器、错误方式检测器的值产生错误信号，并将之输出给处理器A；第2计数器，该计数器接收输入方式寄存器、等待寄存器的输出和中央处理器时钟信号，并将之输出给第1逻辑门；第1逻辑门，该逻辑阵列分别以第1计数器、第2计数器的输出作为输入，并把等待信号输出给处理器A。
发明的效果如下如前所述，本发明是利用双口动态随机存储器的非同步串行通信方式，不仅具有由不多的几条传输线的构成及与此相应所需驱动器减少所带来的经济效益，而且还具有物理上使用的方便性。此外，还可以提供可象使用自己的存储器一样地使用对方双口动态随机存储器的并行通信方法的逻辑上的方便性。
还有，为了解决使用中断信号时所存在的问题，在使用等待信号频率地同对方进行数据传递时，还有不需要因中断而要求的额外的处理功能的优点。
以下参照附图，对本发明的实施例做详细说明
图1是作为本发明的使用对方存储器的二个处理器之间非同步串行通信发送/接收装置的方框构成图。图2是使用对方存储器的二个处理器之间非同步串行通信发送/接收装置的方式设定地址构造图。图3是图1中处理器B与本发明装置之间的数据格式构造图。
(A)是写入(WRITE)时TXD数据格式的构造图。
(B)是读出(READ)时TXD数据格式的构造图。
(C)是方式(MODE)利用时TXD数据格式的构造图。
(D)是正常状态时RXD数据格式的构造图。
(E)是TXD奇偶错误时RXD数据格式的构造图。图4是在图1中处理器A把数据写入处理器B时，处理器A和本发明装置之间构成的信号的时序图。图5是在图1中处理器A读取处理器B的数据时，处理器A和处理器B之间构成的信号的时序图。
下面，根据附图详细说明本发明。
图1是本发明之使用对方存储器的二个处理器之间非同步串行通信发送/接收装置的方框构成图，其由以下各部构成方式寄存器1，地址寄存器2，发送数据寄存器3，等待寄存器4，第1逻辑门5，第1计数器6，第2计数器7，奇偶发生器8，第2逻辑门9，并行/串行寄存器10，串行/并行寄存器11，奇偶校验寄存器12，错误方式检测器13，以及总线驱动器14和总线接收器15。
亦即是包括以下各部分的构成即包括有选择地产生为同处理器B进行数据发送/接收所需的片选信号/CS、读信号/RD、写信号/WR、地址信号ADDRESS、数据信号DATA、中央处理器时钟CPUCLK信号、以及输入接收复位信号/RESET、等待信号/WAIT，错误信号ERR的处理器A；各自有选择地输入接收上述处理器A的片选信号/CS、读信号/RD、写信号/WD的方式寄存器1；地址寄存器2；发送数据寄存器3；输入接收上述方式寄存器1、地址寄存器2、发送数据寄存器3各自的输出和由外部提供的时钟CLK，并将之输出给为把数据传递给处理器B所使用的总线驱动器的并行/串行寄存器10；总线驱动器14；同时输入接收上述并行/串行寄存器10所输入接收的数据，产生奇偶并将之输出给并行/串行寄存器10的奇偶发生器8；有选择地输入接收上述被输入的数据值，向时间延迟以及处理器A提供复位信号/RESET，并把其值输出给第1计数器6的等待寄存器4；第1计数器6；为把处理器B的数据传递给处理器A所使用的总线接收器15；输入接收总线接收器15的数据，并将之输出给接收输入来自错误方式检测器13的信号的第2逻辑门的奇偶校验寄存器12；在有选择地把信号输出给等待寄存器4的同时还输出给奇偶校验寄存器12的串行/并行寄存器11；接收输入上述总线接收器15的输出信号和时钟CLK并输出给第2逻辑门9的错误方式检测器13，以及根据从奇偶校检寄存器12，错误方式检测器13输入接收的值产生错误信号/ERR并将之输出给处理器A的第2逻辑门9；输入接收上述方式寄存器1及等待寄存器4的输出和中央处理器时钟CPUCLK信号并输出给第1逻辑门5的第2计数器7；分别以上述第1计数器6、第2计数器7的输出作为输入并把等待信号/WAIT输出给处理器A的第1逻辑门5。
图2是使用对方存储器的二个处理器之间非同步串行通信发送/接收装置的方式设定地址构造图，是一个由被输入到图1的方式寄存器1的地址和读出时的信号/RD以及写入时的信号/WR所确定的方式地址。
亦即，是由发送/WR＝0以及接收/RD＝0的数据区21和等待寄存器区22以及由方式0区23-0到方式n区23-n的区域构成的方式地址区段。
图3所示是图1的处理器B和本发明装置间的数据格式的构造图，A是写入WRITE时总线驱动器信号TXD数据格式的构造图，B是读出READ时总线驱动器信号TXD数据格式构造图，C是方式MODE利用时总线驱动器信号TXD数据格式构造图，D是正常状态时总线驱动器信号TXD奇偶错误时总线接收器RXD数据格式构造图。
亦即，在上述各情况中，当第一开始位输入后，象A那样地写入WRITE时总线驱动器信号TXD数据格式顺序出现方式、地址、数据和奇偶位，象B那样读取READ时总线驱动器信号TXD数据格式顺序出现方式、地址和奇偶位，象C好样方式MODE利用时总线驱动器信号TXD数据格式顺序为方式和奇偶位，象D那样正常状态时总线接收器信号RXD数据格式顺序为数据、奇偶位，而象E那样总线驱动器信号TXD奇偶错误时总线接收器信号RXD数据格式则呈现出错误方式。
图4是图1的处理器A把数据写入处理器B时，处理器和本发明装置之间构成的一些信号的时序图，图中给出由于中央处理器时钟CPUCLK信号的变化而引起的片选信号/CS，写信号/WR，地址信号ADDRESS，数据信号DATA，等待信号/WAIT的电平变化。这里，用ADDRESS和DATA的时序图中央下端部的矩形似表现的部分分别表示有用二地址区和有用的数据区。
图5是图1的处理器A读取处理器B的数据时，处理器A和处理器B之间构成的一些信号的时序图，图中所示是由CLK的变化引起的/CS，/RD，ADDRESS，DATA，RXD，/WAIT的电平变化。
在想从图1的处理器A把数据写入到处理器B时，首先在处理器A上，如图4的时序图那样，/CS，/WR为“低”状态，当地址位于图2的发送/接收数据区域21中时，方式寄存器1被输入WRITE方式值，同时，位于地址线上的值被输入给地址寄存器2，位于数据线上的值被输入给发送数据寄存器3。假定处理器A的CPU速度比本发明装置的访问存取时间快时，则把应该等待的CPUCLK数置于图2的等待寄存器区22，即输入给图1的等待寄存器4。该等待寄存器4的复位值为该寄存器的最大值。
若只延迟该等待寄存器4的值并输入给地址寄存器2，发送数据寄存器3，则通过并行/串行寄存器10象图3的WRITE时TXDA的格式那样以方式寄存器1，地址寄存器2，数据寄存器3的顺序，寄存器的并行值变为串行值TXD被输出出去。此时，进入并行/串行寄存器10的输入数据被同时输入到奇偶发生器8，产生奇偶并被输入到并行/串行寄存器10的奇偶输入端。
为了驱动该并行/串行寄存器10输出出来的数据到达较远距离，使用总线驱动器14传送之。
另一方面，当处理器A想读取处理器B的数据时，首先在处理器A一侧象图5的时序图那样，/CS，/RD成为“低”状态，在地址位于图2的发送/接收数据区域中时，READ值被输入到方式寄存器1，同时位于地址线上的值被输入到地址寄存器2，位于数据线上的值被输入到发送数据寄存器3。
此时，不管等待寄存器4的值如何，等待信号一旦为“低”，图5的RXD信号便通过总线接收器15被输出出来，在该RXD是图3的正常状态时，即带有RXDD的格式时，开始位被输入到图1的第2计数器7，上述RXD被输入到串行/并行寄存器11，当并行数据全部消失时，把/WAIT信号由“低”变成“高”。
此时，置载于数据线上的值便被处理器A读去了。
如果在串行/并行寄存器11输出的并行数据径由奇偶校验寄存器12检查奇偶的时候发生奇偶错误，则通过第2逻辑门把/ERR信号变成“低”。
而且，在从总线接收器15输出出的RXD带有错误方式时，用错误检测器13检查错误，并通过第2逻辑门把/ERR信号变成“低”。
在上棕READ成WRITE以外使用其他方式时，即图3的方式MODE利用时，输送TXDC格式。这是一个类似于上述WRITE方式，且地址区在图2的方式区域内的期望的方式。
权利要求
1.使用对方存储器的二个处理器之间非同步收发装置，其特性在于包括为同处理器B进行数据发送/接收，而有选择地产生片选信号(/CS)、读取信号(/RD)、写信号(/WR)、地址信号、数据信号、中央处理器时钟信号，同时接收输入复位信号(/RESET)、等待信号(/WAIT)、错误信号(ERR)的处理器A；分别有选择地接收输入上述处理器A的片选信号(/CS)、读信号(/RD)和写信号(/WR)的方式寄存器(1)、地址寄存器(2)和发送数据寄存器(3)；接收输入由上述方式寄存器(1)、地址寄存器(2)、发送数据寄存器(3)各自发出的输出和由外部提供的时钟，并输出给总线驱动器(14)以把数据传送到处理器B的并行/串行寄存器；总线驱动器(14)；同时接收输入上述并行/串行寄存器所接收输入的数据，产生奇偶并把该奇偶输出给并行/串行寄存器(10)的奇偶发生器(8)；有选择地接收输入上述被输入的数据值并把复位信号(/RESET)提供给时间延迟以及处理器A，再把该值输出给第1计数器(6)的等待寄存器(4)；第1计数器(6)；把处理器B的数据传送给处理器A所使用的总线接收器(15)；接收输入总线接收器的数据并将之输出给接收输入来自错误方式检测器(13)的信号的第2逻辑门的奇偶校验寄存器(12)；在有选择地把信号输出给等待寄存器(4)的同时还输出给奇偶校验寄存器(12)的串行/并行寄存器(11)；接收输入上述总线接收器(15)的输出信号和时钟(CLK)并将之输出给第2逻辑门(9)的错误方式检测器(13)；根据由奇偶检验寄存器(12)、错误方式寄存器接收输入的值产生错误信号(/ERR)并将之输出给处理器A的第2逻辑门(9)；接收输入上述方式寄存器(1)、等待寄存器(4)的输出和中央处理器时钟(CPUCLK)信号将之输出给第1逻辑门(5)的第2计数器(7)；分别把上述第1计数器6、第2计数器(7)的输出作为输入，并把等待信号(/WAIT)输出给处理器A的第1逻辑门(5)。
2.根据权利要求1所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于在要从上述处理器A把数据写入处理器B时，处理器A一侧，片选信号、写信号被设为“低”状态，在地址(ADDRESS)位于发送/接收数据区中时，写方式值被输入给方式寄存器(1)的同时，通过位于地址线的值被输入给地址寄存器(2)，及位于数据线的值被输入到发送数据寄存器(3)，可以在处理器A的CPU速度比存取时间更快时判断应该等待，并把中央处理器时钟(CPUCLK)的数置于等待寄存器区并输入到等待寄存器(4)，等待寄存器(4)的复位值若达到最大值，则只延迟上述等待寄存器(4)的值，并输入到地址寄存器(2)、发送数据寄存器(3)，而后，由并行/串行寄存器(10)按方式寄存器(1)、地址寄存器(2)和数据寄存器(3)的顺序，使寄存器的并行值变成为串行值总线驱动器的信号(TXD)，并输出出去。
3.根据权利要求2所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于进入到上述并行/串行寄存器(10)的输入数据同时也被输入到存储器发生器(8)并产生奇偶，再被输入到并行/串行寄存器(10)的奇偶输入端，为了驱使从并行/串行寄存器(10)输出的数据到达较远距离，利用总线驱动器(TXD)(14)将数据传送给处理器B。
4.根据权利要求1所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于当处理器A要读取处理器B的数据时，在处理器A一侧置片选择信号、读取信号为“低”状态，在地址位于发送/接收数据区域中时，读取(READ)方式值被输入到方式寄存器(1)，同时，位于地址线的值被输入到地址寄存器(2)，位于数据线的值被输入到数据寄存器(3)，等待信号不管等待寄存器(4)的值如何总是置“低”，总线接收器的信号(RXD)通过总线接收器被输出出来，当总线接收器的信号(RXD)是正常状态时，把开始位输入给计数器(7)，当上述RXD被输入到串行/并行寄存器(11)并全部输出并行数据时，等待信号(/WAIT)由“低”变为“高”，则处理器A便读取置载于数据线上的值。
5.根据权利要求4所述的使用对方存储器的二个处理器之间非同步收发装置，其特征在于在由上述串行/并行寄存器(11)输出的并行数据通过奇偶校验寄存器(12)校验奇偶时，若产生奇偶错误，则通过第2逻辑门(9)使(/ERR)信号变为“低”，在从总线接收器(RXD)(15)输出的RXD带有错误方式时，用错误检测器(13)检查错误，并根据第2逻辑门(9)使(/ERR)信号变为“低”来表明检测出错误。
全文摘要
本发明公开一种可以象并行通信那样写入或读出对方存取所期望地址的数据，还可以象串行通信那样只需要少量的传输线以及驱动器，又可以把数据传送到远距离的使用对方存储器的二个处理器间非同步串行通信收发装置，处理器A、方式寄存器、地址寄存器、发送数据寄存器、并/串行寄存器、总线驱动器、奇偶发生器、等待寄存器、第1、2计数器、总线接收器、奇偶校验寄存器、串/并行寄存器、错误方式检测器、第1、2逻辑门。
文档编号G06F15/177GK1142637SQ96104639
公开日1997年2月12日 申请日期1996年4月18日 优先权日1995年4月18日
发明者金泳龟, 金在琨 申请人:现代电子产业株式会社