Y_N信号发送给PCI主设备，结束本次访问。
[0039]5、如果是对ISA时序控制模块5访问，见图5，状态机由锁存解析命令状态进入ISA数据处理状态，解析出ISA设备的地址和数据，根据地址对应的从ISA设备，传递相应的时序控制参数，包括单次访问、突发式(BURST )总线访问、读写地址保持时间、访问间隔时间，应答等待时间，根据时序控制参数，如果访问类型是单次访问，则完成一次读写访问后，返回锁存解析命令状态，产生TRDY_N信号，发送给PCI主设备，结束本次访问；如果访问类型是突发式(BURST)总线访问，则以解析的地址作为首地址，顺序进行地址累加，由ISA时序控制模块5完成对ISA从设备的后续访问，直到判到FRAME_N信号上升沿，完成后续的访问，返回锁存解析命令状态，产生TRDY_N信号，发送给PCI主设备，结束本次访问。
[0040]6,PCI配置寄存器处理模块3:接收来自PCI总线指令解析控制模块2的PCI总线配置操作，完成对本发明IP核PCI控制寄存器的配置，通过配置，实现对PCI总线指令解析控制模块2工作状态、基地址分配等内容的设置，具体设置参见PCI总线协议规范。
[0041]7、APB时序控制模块4:此模块完成APB从设备参数的设置以及APB总线接口时序的生成，工作过程如图3所示。首先从空闲状态开始，接收来自PCI总线指令解析控制模块2传递过来的地址，进行地址解析状态，进行地址解析，如果地址有效，即在APB地址空间内，则进入APB时序生成状态，向PCI总线协议解析控制模块2发出有效标识，在得到PCI总线指令解析控制1旲块2的指不后，启动相应从设备APB接口时序的生成，在相应从设备完成?呆作后，会给出PREADY和PSEL信号，进入当前数据操作结束状态，此数据操作完成，如果PCI发起的是BURST操作，则由当前数据操作结束状态返回APB时序生成状态，进行地址累加，再进入前数据操作结束状态，如此反复循环，直至完成本次BURST操作的所有数据，最后回到空闲状态。
[0042]8、ISA时序控制模块5:此模块完成ISA从设备参数的设置以及ISA总线接口时序的生成，工作过程如图4所示。首先从空闲状态开始，接收来自PCI总线指令解析控制模块2传递过来的地址，进行地址解析状态，进行地址解析，如果地址有效，即在ISA地址空间内，则向PCI总线指令解析控制模块2发出有效标识，进入选通相应SLAVE参数状态，将选中的相应从设备的参数全部选通，然后进入ISA时序生成状态，依据相应参数完成ISA时序的生成，当完成当前数据操作后，会给出PREADY和PSEL信号，并进入当前数据操作结束状态，如果PCI发起的是BURST操作，则由当前数据操作结束状态返回ISA时序生成状态，进行地址累加，再进入前数据操作结束状态，如此反复循环，直至完成本次BURST操作的所有数据，最后回到空闲状态。
[0043]9、RETRY计数器模块6:用于监听PCI总线访问是否超时，如果在规定的时间内，PCI总线指令解析控制模块2未收到来自APB时序控制模块5和ISA时序控制模块6的访问结束信号，即应答信号，则由RETRY计数器模块6向PCI总线指令解析控制模块2发出RETRY信号，再由PCI总线指令解析控制模块2发送至PCI总线上，具体实现可参见PCI总线协议规范。
[0044]10、校验位生成模块7:用于对来自PCI总线指令解析控制模块2的PCI总线信号进行偶校验，即在PCI读周期，对AD[31:0]、C_BE_N[3:0]上的数据全部做运算并产生校验码，然后通过PCI总线指令解析控制模块2向PCI总线接口 I发送校验信号PAR。
[0045]11、APB总线接口 8:对来自APB时序控制模块4的APB总线信号进行切换，实现对外部不同APB从设备的访问。
[0046]12、ISA总线接口 9:对来自ISA时序控制模块5的ISA总线信号进行切换，实现对外部不同ISA从设备的访问。
[0047]本发明的PCI总线协议转换为ISA和APB总线协议IP核可以有多种应用。其中一个应用例中，如图5所示，CPU外总线与CPU桥接芯片相连，而CPU桥接芯片对外访问往往通过PCI总线，PCI总线桥接FPGA，FPGA内集成本发明的IP核，以及支持APB片内总线的设备，如串口等，FPGA与外设相连，包括各类存储器，如NVRAM、双端口存储器、支持ISA接口的设备，通过本发明的PCI总线协议转换为ISA和APB总线协议IP核，CPU就可以访问FPGA内部的设备和FPGA外接的设备。
[0048]最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。
【主权项】
1.一种PCI总线转换为ISA和APB总线设计方法，其特征在于，包括: PCI总线接口(I)接收来自PCI总线的PCI总线配置指令，将所述PCI总线配置指令发送给PCI指令解析控制模块(2)； PCI指令解析控制模块(2)从PCI总线配置指令中解析出寄存器地址和寄存器存储地址发送给PCI总线配置寄存器模块(3)； PCI配置寄存器处理模块(3)将所述寄存器地址写入PCI总线配置寄存器模块(3)内与寄存器存储地址对应的PCI控制寄存器中； PCI总线接口( I)接收来自PCI总线的指令，将所述PCI总线指令发送给PCI指令解析控制模块(2); PCI指令解析控制模块(2)从PCI总线指令中解析出PCI总线指令目的地的地址空间，将所述地址空间与PCI总线配置寄存器模块(3)存储的寄存器地址比对，如果所述地址空间属于APB总线时序控制模块(4)，将所述PCI总线指令发送给APB总线时序控制模块(4);如果所述地址空间属于ISA总线时序控制模块(5)，将所述PCI总线指令发送给ISA总线时序控制模块(5); APB总线时序控制模块(4)按照PCI总线指令通过APB总线接口 8对APB从设备进行读写操作； ISA总线时序控制模块(5)按照PCI总线指令通过ISA总线接口 9对ISA从设备进行读写操作。
2.如权利要求1所述的一种PCI总线转换为ISA和APB总线设计方法，其特征在于，APB总线时序控制模块(4)按照PCI总线指令通过APB总线接口(8)对APB从设备进行读写操作的步骤包括: 如果PCI总线指令是BURST操作，所述APB总线时序控制模块(4)由当前数据操作结束状态返回APB时序生成状态，进行地址累加，再进入前数据操作结束状态，如此反复循环，直至完成本次BURST操作的所有数据，最后回到空闲状态。
3.如权利要求1所述的一种PCI总线转换为ISA和APB总线设计方法，其特征在于，ISA总线时序控制模块(5)按照PCI总线指令通过ISA总线接口(9)对ISA从设备进行读写操作的步骤包括: 如果PCI总线指令是BURST操作，所述ISA总线时序控制模块(5 )由当前数据操作结束状态返回ISA时序生成状态，进行地址累加，再进入前数据操作结束状态，如此反复循环，直至完成本次BURST操作的所有数据，最后回到空闲状态。
【专利摘要】本发明提出一种PCI总线转换为ISA和APB总线设计方法，解决目前嵌入式计算机系统中处理器不能同时访问符合ISA并行总线协议的设备的问题。本发明采取的技术方案包括：PCI总线接口1接收来自PCI总线的PCI总线配置指令，将所述PCI总线配置指令发送给PCI指令解析控制模块2；PCI指令解析控制模块2从PCI总线配置指令中解析出寄存器地址和寄存器存储地址发送给PCI总线配置寄存器模块3；PCI配置寄存器处理模块3将所述寄存器地址写入PCI总线配置寄存器模块3内与寄存器存储地址对应的PCI控制寄存器中。
【IPC分类】G06F13-38, G06F13-42
【公开号】CN104714907
【申请号】CN201310675620
【发明人】陈浩, 左忠卫, 高尚
【申请人】中国航空工业第六一八研究所
【公开日】2015年6月17日
【申请日】2013年12月11日