[0182](Cyc4):
在周期4 (Cyc4)中，命令控制部I通过控制信号Ctl2对命令执行部3发布加法运算命令(AddH命令)，第2插槽32的加法运算单元321变为能够执行的状态。此外，寄存器堆部2基于来自命令控制部I的控制信号Ctl2经由数据通路Di22将进行加法运算的32比特数据(例如，累积加法运算值(32比特数据))的上位16比特数据输出到第2插槽32。
[0183]此外，状态寄存器34经由第I切换部324将在周期2中储存的位移运算处理结果(由位移运算单元334得到的位移运算处理结果的上位16比特数据)输出到加法运算单元321。此时，第I切换部324被控制为根据控制信号Ctl2向加法运算单元321输出状态寄存器34的输出。
[0184]第2插槽32的加法运算单元321对经由数据通路Di22输入的16比特数据和从第I切换部324输出的16比特数据(由位移运算单元334得到的位移运算处理结果的上位16比特数据)执行加法运算处理。然后，加法运算单元321将加法运算结果的16比特数据作为16比特数据Do2经由第2切换部325输出到寄存器堆部2。再有，此时，第2切换部325被控制为根据控制信号Ctl2向寄存器堆部2输出加法运算单元321的输出。
[0185]寄存器堆部2将所接收的该16比特数据Do2储存在规定的寄存器中。再有，通过加法运算单元321中的加法运算处理取得的进位比特也被输出到寄存器堆部2并储存在规定的寄存器(例如，进位寄存器)中。再有，对进位比特的数据通路省略了图示。
[0186]此外，在周期4中，命令控制部I通过控制信号Ctl2对命令执行部3发布位移运算命令(Shif t32命令)，第3插槽33的位移运算单元334变为能够执行的状态。然后，执行与周期2的第3插槽33的位移运算单元334的处理相同的处理。也就是说，与上述同样地执行对另外的数据的位移运算处理。再有，该位移运算处理的处理对象在周期2、3中由第I插槽31的加载/存储单元311从数据存储器M2读出并储存在寄存器堆部2的规定的寄存器中。
[0187]根据以上，在VLIW处理器1000中，能够对32比特数据执行位移运算处理，能够执行对作为该位移运算处理结果的32比特数据和其它32比特数据进行加法运算的处理(ShiftAdd 处理)。
[0188]像以上那样，在VLIW处理器1000中，即使在执行处理对象为32比特数据的32比特运算的情况下，该32比特数据的上位16比特数据也能够被状态寄存器34保持并且在下一个周期中被规定的运算单元利用。
[0189]此外，如上所述，在VLIW处理器1000中，状态寄存器34能够对从第3插槽33输出的32比特数据的上位16比特数据进行储存保持，将储存的数据输出到第2插槽32或第3插槽33。因此，在VLIW处理器1000中，不需要从第3插槽33向寄存器堆部2输出32比特数据，此外，也不需要从寄存器堆部2向第3插槽33输出32比特数据。也就是说，在VLIW处理器1000中，保证了在寄存器堆部2与命令执行部3之间仅输入/输出16比特数据，因此，与仅执行16比特运算的情况相比不需要增加寄存器堆部2与命令执行部3之间的输入/输出端口。
[0190]S卩，在VLIW处理器1000中，如上所述，能够在不增加寄存器堆部2的输入/输出端口数的情况下一边将N比特运算(N:自然数)分配给各插槽一边支持2XN比特的运算。
[0191]像这样，在VLIW处理器1000中，能够抑制电路规模的增大，并且，即使在包括像多用于图像处理、图像识别处理等中的命令流那样进行比特扩展的运算(在上述中为32比特运算)的情况下，也能够高效率地执行处理。
[0192][其它实施方式]
虽然在上述实施方式中说明了将从第3插槽33输出的32比特数据的上位16比特数据输出到状态寄存器34并且将下位16比特数据输出到寄存器堆部2的情况，但是不限定于此。在VLIW处理器1000中，例如，也可以将从第3插槽33输出的32比特数据的下位16比特数据输出到状态寄存器34并且将上位16比特数据输出到寄存器堆部2。
[0193]此外，虽然在上述实施方式中说明了在32比特加法运算处理中使用第2插槽32的加法运算单元321和第3插槽33的加法运算单元331的情况，但是不限定于此。例如，也可以使第2插槽32的加法运算单元321和第3插槽33的加法运算单元331分别作为执行16比特数据的加法运算处理的运算处理单元来发挥作用。由此，在VLIW处理器1000中，也能够在同一周期中将16比特数据的加法运算处理分配给第2插槽32和第3插槽33。
[0194]虽然在上述实施方式中说明了在VLIW处理器1000中命令执行部3的插槽数为“3”的情况，但是不限定于此，命令执行部3也可以具有其它数量的插槽。
[0195]此外，也可以对上述实施方式的一部分或全部进行组合。
[0196]此外，上述实施方式中的处理方法的执行顺序不一定被限制于上述实施方式的记载，能够在不脱离发明的主旨的范围内调换执行顺序。
[0197]再有，本发明的具体的结构不限于前述的实施方式，在不脱离发明的主旨的范围内能够进行各种变更和修正。
[0198]附图标记的说明 1000 VLIW处理器
I命令控制部 2寄存器堆部 3命令执行部 31第I插槽 32第2插槽 33第3插槽 311加载/存储单元 321、331加法运算单元 322,332逻辑运算单元 323状态读出单元 333乘法运算单元 334位移运算单元 324第I切换部 325第2切换部335第3切换部336第4切换部34状态寄存器。
【主权项】
1.一种VLIW处理器，具备: 寄存器堆部，包括多个寄存器；以及 命令执行部，包括第I插槽和能储存N比特的量的数据的状态寄存器，其中，N为自然数， 所述第I插槽包括: NX2比特的输入端口，用于输入来自所述寄存器堆部的输出数据，其中，N为自然数； N比特的第I输出端口，用于向所述寄存器堆部输出数据； N比特的第2输出端口，用于向所述状态寄存器输出数据；以及第I插槽用第I扩展运算单元，通过对N比特数据进行运算处理，从而取得2XN比特数据的输出数据， 将由所述扩展运算单元取得的2XN比特数据的所述输出数据中的N比特的量的数据作为第I数据从所述第I输出端口输出到所述寄存器堆部， 将由所述扩展运算单元取得的2XN比特数据的所述输出数据中的除所述第I数据以外的N比特的量的数据作为第2数据输出到所述状态寄存器。2.根据权利要求1所述的VLIW处理器，其中， 所述第I插槽还包括N比特的输入端口，其输入从所述第I插槽输出到所述状态寄存器并由所述状态寄存器保持的所述第2数据。3.根据权利要求1所述的VLIW处理器，其中， 所述命令执行部还具备第2插槽，所述第2插槽包括: NX2比特的输入端口，用于输入来自所述寄存器堆部的输出数据，其中，N为自然数； N比特的输出端口，用于向所述寄存器堆部输出数据；以及 第2插槽用第I运算单元，对N比特数据进行处理的运算， 所述第I插槽输入从所述第I插槽输出到所述寄存器堆部并由所述寄存器堆部保持的所述第I数据， 所述状态寄存器将从所述第I插槽输出的所述第2数据输出到所述第2插槽。4.根据权利要求3所述的VLIW处理器，其中， 所述第2插槽还包括读出N比特数据的读出部， 所述第2插槽的所述读出部读出从所述状态寄存器输出的数据，将读出的数据输出到所述寄存器堆部。5.根据权利要求3或4所述的VLIW处理器，其中， 所述第2插槽还包括第2插槽用选择部，选择从所述寄存器堆部输出的数据和从所述状态寄存器输出的数据的任一方数据，使所选择的数据输入到所述第2插槽用第I运算单J L.ο6.根据权利要求5所述的VLIW处理器，其中， 所述第I插槽还包括对N比特数据进行处理的运算的第I插槽用第I运算单元，所述第I插槽用第I扩展运算单元是对2个N比特数据进行乘法运算处理的第I插槽用乘法运算单元， 所述第I数据是所述第I插槽用乘法运算单元通过乘法运算处理取得的2XN比特数据中的下位N比特的数据， 所述第2数据是所述第I插槽用乘法运算单元通过乘法运算处理取得的2XN比特数据中的上位N比特的数据， 所述第I插槽用第I运算单元是对2个N比特数据进行加减法运算处理的第I插槽用加减法运算单元， 所述第2插槽用第I运算单元是对2个N比特数据进行加减法运算处理的第2插槽用加减法运算单元。7.根据权利要求3或4的任一项所述的VLIW处理器，其中， 所述状态寄存器将保持的N比特数据输出到所述第I插槽， 所述第I插槽还包括: 第I插槽用第2扩展运算单元，通过对N比特数据进行运算处理，从而取得2XN比特数据的输出数据； 第I插槽用第I运算单元，对N比特数据进行处理的运算；以及第I插槽用选择部，选择从所述寄存器堆部输出的数据和从所述状态寄存器输出的数据的任一方数据，使所选择的数据输入到所述第I插槽用第2扩展运算单元。8.根据权利要求7所述的VLIW处理器，其中， 所述第I插槽用第2扩展运算单元是对2个N比特数据进行位移运算而取得2XN比特数据的输出数据的第I插槽用位移运算单元。9.根据权利要求8所述的VLIW处理器，其中， 所述第I插槽用位移运算单元将位移运算的处理对象的数据的上位N比特数据作为从所述第I插槽用选择部输出的数据来进行位移运算。10.根据权利要求6所述的VLIW处理器，其中， 所述寄存器堆部具有储存通过所述第I插槽用加减法运算单元的加减法运算处理取得的进位标记的区域， 所述第2插槽用加减法运算单元使用在所述寄存器堆部中储存的所述进位标记来对2个N比特数据进行加减法运算处理。11.根据权利要求6所述的VLIW处理器，其中， 所述第2插槽用加减法运算单元将加减法运算处理的处理对象的一方的N比特数据作为从所述第2插槽用选择部输出的数据来进行加减法运算处理。12.根据权利要求1至4的任一项所述的VLIW处理器，其中， 所述命令执行部还包括第3插槽，所述第3插槽包括: NX2比特的输入端口，用于输入来自所述寄存器堆部的输出数据，其中，N为自然数； N比特的输出端口，用于向所述寄存器堆部输出数据；以及 加载/存储单元，进行从规定的存储器取得数据的加载处理和将数据储存在所述规定的存储器中的存储处理的至少一方处理。13.根据权利要求1至4的任一项所述的VLIW处理器，其中， 所述第I数据是由所述扩展运算单元取得的2XN比特数据的所述输出数据中的下位N比特的量的数据， 所述第2数据是由所述扩展运算单元取得的2XN比特数据的所述输出数据中的上位N比特的量的数据。
【专利摘要】本发明涉及VLIW处理器。实现一种能够抑制电路规模的增大并且即使在包括像多用于图像处理、图像识别处理等中的命令流那样进行比特扩展的运算的情况下也能够高效率地执行处理的VLIW处理器。VLIW处理器（1000）具备命令控制部（1）、寄存器堆部（2）、以及命令执行部（3）。命令执行部（3）具有多个插槽，在第2插槽（32）与第3插槽（33）之间设置有用于在两插槽间交接N比特数据的状态寄存器（34）。通过在该状态寄存器（34）中储存从第3插槽输出的数据并进行利用，从而能够抑制电路规模的增大并且即使是像多用于图像处理、图像识别处理等中的命令流那样进行比特扩展的运算也能够高效率地进行处理。
【IPC分类】G06F9/38, G06F15/80
【公开号】CN104951280
【申请号】CN201510010671
【发明人】野本祥平, 水野雄介
【申请人】株式会社巨晶片
【公开日】2015年9月30日
【申请日】2015年1月9日
【公告号】US20150277909