br>[0021] 所述字节数组存储一个32比特的默认写参数用于指示一阶数为空的数据选通信 号值ataStrobe, DQ巧输出延迟，并存储一个32比特的默认读参数用于指示一包括8个阶 数的DQS输入延迟。DQS输出延迟和DQS输入延迟将在后续的段落进行说明。
[0022] 图2为本发明一实施例的启动过程的流程图。系统上电后（步骤S211)，在微控 制器110的控制下，将所述启动装载程序171的第一部分从所述非易失性存储器170复 制到所述SRAM150中（步骤S213)。微控制器110从所述SRAM150获取所述启动装载程 序171的第一部分的指令并执行，W使用所述启动装载程序171的第一部分中的默认写参 数执行DRAM的读校准（步骤S215)。所述默认写参数可指示一用于将数据写入DRAM130 的一 DQS输出延迟，具体可通过0到15或0到30的阶数表示，例如，每一阶可为15皮秒 (picoseconds)。DQS可为一双向选通信号。DRAM控制器（未图示）可驱动所述DQS发信 号指示所述DRAM130在所述DQS的传输过程中在数据线值Q line)上获取数据，所述DQS 被称之为数据写操作的选通信号。图3为DRAM读校准完成之后DQS信号和数据值ata，DQ) 信号的示意图。所述DRAM读校准发现（find) 了用于从所述DRAM130中读数据的DQS输出 延迟，由此，所述DQS的上升沿和下降沿的中屯、位置可基本发生在所述DQ线上的数据窗口 310的中屯、位置。
[0023] 步骤S215的详细描述如下。图4A-图4B为本发明一实施例的DRAM读校准的方法 流程图。该过程由微控制器110完成，从使用包含在所述启动装载程序171的第一部分中的 所述默认写参数将测试数据写入所述DRAM130的一预先设定的地址开始（步骤S411)。作 为举例，步骤S421到S435包括，逐步增大用于从DRAM130中读数据的DQ输入延迟，并在数 据读取失败前保持DQS输入延迟不变，并记录增大的总阶数作为指示所述数据窗口 310的 左边界的阶数。首先，一DQS输入延迟DELAYws^i。被初始化。例如，用于从所述DRAM130中 读取数据的所述DQS输入延迟DELAYwsj。被设置为0,该DQS输入延迟保持不变直到用于指 示所述数据窗口 310的左边界的阶数被发现（步骤S421)。W及，一DQ输入延迟DELAYw1。 被设置为0 (步骤S423)。当检测到所述DQS的上升沿和下降沿时，一嵌入到DRAM110中的 DRAM控制器可驱动所述DQS指示所述微控制器110在所述DQ线上获取数据，所述DQS被称 之为数据读操作的选通信号。循环执行步骤S425到S433直到数据读取失败。在执行循环 的过程中，所述微控制器110使用所述设置的DQS输入延迟和DQ输入延迟从所述DRAM130 中预先设定的地址中读取数据（步骤S425)，并确定所述读取的数据是否与所述测试数据 相匹配（步骤S431)，W及当所述读取的数据与所述测试数据相匹配时（步骤S431的"是" 的分支）将所述DQ输入延迟DELAYw1。从一个阶数增大到下一个阶数（步骤S433)。反 之，当所述读取的数据与所述测试数据不相匹配时（步骤S431的"否"的分支），循环结束， 并且用于指示所述数据窗口 310的左边界的阶数MRGINwt被设置为最终的DQ输入延迟 DELAYw1。（步骤S435)。图5为本发明一实施例的在DQ线上检测数据窗口 310的左边界的 示意图。随着DQ的输入延迟DELAYw1。从时刻t。，t剧tm逐步增大，数据窗口 310也渐渐 向后移动。在m次移动之后，由于在所述DQ线上无法发现所述数据，所W所述数据读取失 败。因此，用于指示所述数据窗口 310的左边界的阶数被设置为m。再次参考图4A。步骤 S441到S455执行为，在数据读取失败之前保持所述DQ输入延迟不变，与此同时逐步增大用 于从所述DRAM130中读取数据的DQS的输入延迟，并记录DQS的输入延迟增大的总阶数作 为用于指示所述数据窗口 310的右边界的阶数。首先，一DQ输入延迟DELAYwi。被设置为 0,其在用于指示所述数据窗口 310的右边界的阶数被发现之前保持不变（步骤S441)，W 及，一用于从所述DRAM130中读取数据的DQS输入延迟DELAYws^i。被设置为0 (步骤S443)。 循环执行步骤S445到S453直到所述数据读取失败。在执行循环的过程中，所述微控制器 110使用所述设置的DQS输入延迟和DQ输入延迟从所述DRAM130的预先设定的地址中读 取数据（步骤S445)，并确定所述读取的数据是否与所述测试数据相匹配（步骤S451)，并 当所述读取的数据与所述测试数相匹配时（步骤S451的"是"的分支）将所述DQS输入延 迟DELAYwsj。从一个阶数增大到下一个阶数（步骤S45：3)。反么当所述读取的数据与所述 测试数据不相匹配时（步骤S451的"否"的分支），循环结束，并且用于指示所述数据窗口 310的右边界的阶数MRGINdght被设置为最终的DQS输入延迟DELAYD日S1。（步骤S45W。图 6为本发明一实施例的在DQ线上检测数据窗口 310的右边界的示意图。随着DQS输入延迟 DELAYws^i。从时刻t。，t剧t。逐步增大，数据信号DQS的上升沿和下降沿也渐渐向后移动。 在n次移动之后，由于在所述DQ线上无法发现所述数据，所W所述数据读取失败。因此，用 于指示所述数据窗口 310的右边界的阶数被设置为n。具体实现中，用于确定左边界的步 骤S421到S435和用于确定右边界的步骤S441到S455的执行顺序可W互换，并且本发明 不限于此。参考图4B，当用于指示所述数据窗口 310的左边界和右边界的阶数被确定后，所 述数据窗口的长度LENdw确定为是所述阶数MARGINleft和所述阶数MARGINright的总和（步骤 S461)。进一步，确定所述得到的数据窗口长度LENd"是否超过一预定阔值（步骤S463)。例 如，当允许的最大的位移阶数为16时，所述阔值可预先设定为8,而当允许的最大的位移阶 数为32时，所述阔值可预先设定为16。如果是（步骤S463的"是"的分支），可确定DRAM 读校准成功（步骤S471)，并根据已确定的阶数MARGINwt和阶数MARGINtight将最终的DQS 输入延迟DELAYws^i。设置为一整数W实现上述提及的目的（步骤S473)。反之（步骤S463 的"否"的分支），可确定DRAM读校准失败（步骤S481)。可理解的是，最终的DQS输入延 迟可被看作一校准的读参数，并分别存储到所述SRAM150和所述非易失性存储器170中W替换掉旧的读参数（例如，默认读参数）。
[0024] 再次参考图2,在执行DRAM读校准之后（步骤S215)，确定使用默认写参数执行的 DRAM读校准是否成功（步骤S217)。如果是（步骤S217的"是"的分支），微控制器110将 所述启动装载程序171的第二部分从所述非易失性存储器170中复制到所述DRAM130中 (步骤S251)，W及，所述微控制器110从所述DRAM130中获取所述启动装载程序171的第二 部分的指令并执行所述获取的第二部