数据路径完整性验证的制作方法
【专利说明】数据路径完整性验证
[0001]相关申请案
[0002]本申请案主张2013年I月14日申请的第61/752，137号美国临时申请案及2013年6月17日申请的第13/919，135号美国非临时申请案的权益，所述申请案以全文引用的方式并入本文中。
技术领域
[0003]本实施例大体上涉及存储器装置且特定实施例涉及存储器装置中的数据路径完整性。
【背景技术】
[0004]存储器装置(其有时在本文中称为“存储器”)通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，其包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
[0005]快闪存储器装置已发展为用于广泛电子应用的非易失性存储器的流行来源。快闪存储器装置通常使用允许高存储器密度、高可靠性及低功率消耗的单晶体管存储器单元。通过对电荷存储结构(例如浮动栅极或捕集层或其它物理现象)的编程所引起的所述单元的阈值电压的变化确定每一单元的数据状态。利用快闪存储器装置的常见电子系统包含(但不限于)个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及可装卸式存储器模块，且快闪存储器的用途不断扩大。
[0006]快闪存储器通常利用被称为NOR快闪及NAND快闪的两个基本架构中的一者。所述名称源自用于读取所述装置的逻辑。在NOR快闪架构中，一串存储器单元与耦合到数据线(例如通常被称为数字(例如，位)线的数据线)的每一存储器单元并联耦合。在NAND快闪架构中，一串存储器单元仅与耦合到位线的所述串的第一存储器单元串联耦合。
[0007]随着电子系统的性能及复杂性增加，对系统中的额外存储器的需求也增加。然而，为了不断降低所述系统的成本，必须将部件数量保持在最小值。可通过使用例如多电平单元(MLC)的技术增加集成电路的存储器密度来完成此目标。例如，MLC NAND快闪存储器为非常具成本效益的非易失性存储器。
[0008]存储器装置的一个以上部分可影响呈位错误形式的数据完整性。例如，位错误率可由数据路径位错误及阵列位错误引起。阵列路径错误通常由数据单元未正确编程引起或由具有与其所要阈值电压的阈值电压偏移的单元引起。
[0009]存储器装置(例如NAND存储器装置)中的数据路径包括介于存储器单元阵列、寄存器(例如页寄存器及高速缓冲存储寄存器)与输入/输出(I/o)垫之间的物理路径，其中导电迹线连接所述组件。I/o垫通常外接于所述存储器装置的外部，且可通过裸片的大部分在物理上与所述阵列及寄存器分离。数据路径错误可归因于(例如)信号完整性问题、功率传输问题、接地反弹、噪声及类似问题而发生。此类数据路径错误可使阵列路径错误(阵列错误为单元故障或Vt偏移)的比率或严重程度进一步恶化或增大。数据路径错误可为偶发的，但大多不可预测。数据路径位错误可被称为硬错误。
[0010]存储器装置的控制器通常使允许所述控制器修正某个水平的原始位错误率(RBER)的许多错误校正可用。使用错误校正方案(例如低密度奇偶校验(LDPC)及其它类型的错误校正)，硬错误更难以校正且使用更多数量的任何可用错误校正。当存储器装置错误发生时，用户通常不能区分是哪一类型的错误(数据路径位错误或阵列位错误)引起所述错误。
[0011]出于上述原因且出于所属领域的一般技术人员在阅读且理解本说明书之后将明白的其它原因，在此项技术中需要区分存储器中的数据路径位错误与阵列位错误。
【附图说明】
[0012]图1为NAND架构存储器阵列的一部分的一个实施例的示意图；
[0013]图2为根据本发明的实施例的电子系统的框示意图；
[0014]图3为根据本发明的另一实施例的程序序列方法的流程图；
[0015]图4为存储器的一部分的框示意图及根据本发明的程序序列实施例的操作代码的时序图；
[0016]图5为根据本发明的另一实施例的读取序列方法的流程图；
[0017]图6为存储器的一部分的框示意图及根据本发明的读取序列实施例的操作代码的时序图；
[0018]图7为根据本发明的另一实施例的方法的流程图；及
[0019]图8为根据本发明的又另一实施例的方法的流程图。
【具体实施方式】
[0020]在以下详细描述中，参考形成详细描述的一部分且在其中以说明的方式展示特定实施例的附图。在所述图式中，相同数字在所有若干视图中描述实质上类似的组件。可利用其它实施例且可在不背离本发明的范围的情况下做出结构改变、逻辑改变及电改变。因此，以下详细描述不应以限制性意义理解。
[0021]非易失性存储器可利用不同架构(包含NOR及NAND)。所述架构名称源自用于读取所述装置的逻辑。在NOR架构中，存储器单元的逻辑列与耦合到数据线(例如通常被称为位线的数据线)的每一存储器单元并联耦合。在NAND架构中，一列存储器单元仅与耦合到位线的所述列的第一存储器单元串联耦合。
[0022]图1说明包括非易失性存储器单元的串联串的NAND架构存储器阵列101的一部分的一个实施例的示意图。
[0023]存储器阵列101包括以列(例如串联串104、105)布置的非易失性存储器单元(例如浮动栅极)阵列。所述单元中的每一者在每一串联串104、105中漏极到源极地耦合。横跨多个串联串104、105的存取线(例如字线)WLO到WL31耦合到行中的每一存储器单元的控制栅极以偏置所述行中的所述存储器单元的所述控制栅极。数据线(例如偶数/奇数位线BL_E、BL_0)耦合到所述串联串且最终耦合到通过感测选定位线上的电流或电压而检测且存储每一单元的状态的感测电路及页缓冲器。
[0024]存储器单元的每一串联串104、105通过源极选择栅极116、117(例如晶体管)耦合到源极线106且通过漏极选择栅极112、113(例如晶体管)耦合到个别位线BL_E、BL_0。源极选择栅极116、117由耦合到其控制栅极的源极选择栅极控制线SG(S) 118控制。漏极选择栅极112、113由漏极选择栅极控制线SG(D) 114控制。
[0025]在存储器阵列的典型现有技术编程中，每一存储器单元被个别地编程为单电平单元(SLC)或多电平单元(MLC)。单元的阈值电压(Vt)可用作存储于所述单元中的数据的指示。例如，在SLC存储器装置中，2.5V的Vt可能指示经编程单元，而-0.5V的Vt可能指示经擦除单元。在MLC存储器装置中，多个Vt范围可通过将位模式指派给特定Vt范围而各自指示不同状态。
[0026]图2为根据实施例的与第二设备通信的第一设备的简化框图，所述第一设备呈存储器装置200的形式，所述第二设备呈处理器230的形式，所述第一设备及所述第二设备作为呈电子系统的形式的第三设备的一部分。电子系统的一些实例包含计算机服务器、网络装置、个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、家电、车辆、无线装置、蜂窝式电话及类似物。处理器230可为存储器控制器或其它外部主机
目.ο
[0027]存储器装置200包含以行及列逻辑地布置的存储器单元阵列204。逻辑行的存储器单元通常耦合到相同存取线(共同被称为字线)，而逻辑列的存储器单元通常选择性地耦合到相同数据线(共同被称为位线)。单一存取线可与存储器单元的一个以上逻辑行相关联且单一数据线可与一个以上逻辑列相关联。
[0028]提供行解码电路208及列解码电路210以解码地址信号。接收且解码地址信号以存取存储器单元阵列204。存储器装置200还包含用以管理命令、地址及数据到存储器装置200的