输入以及数据及状态信息从存储器装置200的输出的输入/输出(I/O)控制电路212。地址寄存器214与I/O控制电路212及行解码电路208及列解码电路210通信以在解码前锁存所述地址信号。命令寄存器224与I/O控制电路212及控制逻辑216通信以锁存传入命令。
[0029]控制逻辑216响应于所述命令而控制对存储器单元阵列204的存取且产生用于外部处理器230的状态信息。控制逻辑216与行解码电路208及列解码电路210通信以响应于所述地址而控制行解码电路208及列解码电路210。
[0030]控制逻辑216还与高速缓冲存储寄存器218通信。高速缓冲存储寄存器218如由控制逻辑216导引而锁存数据(传入或传出数据)以在存储器单元阵列204分别忙于写入或读取其它数据时暂时存储数据。在写入操作期间，将数据从高速缓冲存储寄存器218传递到页寄存器220以转移到存储器单元阵列204 ;接着将新数据从I/O控制电路212锁存于高速缓冲存储寄存器218中。在读取操作期间，将数据从高速缓冲存储寄存器218传递到I/O控制电路212以用于输出到外部处理器230 ;接着，将新数据从页寄存器220传递到高速缓冲存储寄存器218。状态寄存器222与I/O控制电路212及控制逻辑216通信以锁存状态信息以用于输出到处理器230。
[0031]状态寄存器222可包含就绪/忙碌寄存器。例如，I位寄存器可用于指示存储器装置200是忙碌(例如，存储器装置200正在执行存取操作)还是就绪(例如，存储器装置200已完成或不在执行存取操作)。因此，读取状态寄存器222 (例如通过处理器230或控制逻辑216)可用于确定存储器装置200是否参与存取操作，例如，所述存储器装置是否准备好起始存取操作。或者，或此外，存储器装置200的控制逻辑216可提供就绪/忙碌(R/B#)信号以向处理器230提供存储器装置200是否参与存取操作的指示。例如，存储器装置通常提供引脚(例如控制链路232的引脚)，所述引脚在所述装置参与存取操作时断言(assert)到逻辑低且在所述装置再次可用时(例如不参与存取操作)上拉到逻辑高。
[0032]存储器装置200在控制逻辑216处经由控制链路232从处理器230接收控制信号。所述控制信号可至少包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#ο取决于存储器装置200的本质，可经由控制链路232进一步接收或提供额外控制信号(未展示)。存储器装置200经由多路复用输入/输出(I/O)总线234从处理器230接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线234输出数据到处理器230。
[0033]例如，所述命令在I/O控制电路212处经由I/O总线234的输入/输出(I/O)引脚[7:0]被接收且写入到命令寄存器224中。所述地址在I/O控制电路212处经由总线234的输入/输出(I/O)引脚[7:0]被接收且写入到地址寄存器214中。所述数据在I/O控制电路212处经由8位装置的输入/输出(I/O)引脚[7:0]或26位装置的输入/输出(I/O)引脚[15:0]被接收且写入到高速缓冲存储寄存器218中。所述数据随后写入到页寄存器220中以用于编程存储器单元阵列204。数据(例如来自存储器单元阵列204或状态寄存器222的数据)也经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。
[0034]所属领域的技术人员将了解:可提供额外电路及信号且图2的电子系统已被简化。应认识到，参考图2所描述的各种框组件的功能性可能不一定分离成集成电路装置的不同组件或组件部分。例如，集成电路装置的单一组件或组件部分可经调适以执行图2的一个以上框组件的功能性。或者，集成电路装置的一或多个组件或组件部分可经组合以执行图2的单一框组件的功能性。
[0035]此外，虽然根据接收及输出各种信号的流行惯例描述特定I/O及命令引脚，但应注意，可在各种实施例中使用其它引脚组合或引脚数目。
[0036]我们期望能够区分存储器装置中的数据路径位错误与阵列位错误。我们进一步期望以实时操作速度区分存储器装置中的数据路径位错误与阵列位错误。我们还期望在阵列操作期间区分存储器装置中的数据路径位错误与阵列位错误。
[0037]参考图3，展示用于在编程操作期间验证数据路径完整性的一种方法300。在一个实施例中，方法300包括:在框302中将第一组数据加载到高速缓冲存储寄存器中、在框304中将所述第一组数据转移到页寄存器中、在框306中清除所述高速缓冲存储寄存器、在框308中在将所述第一组数据编程到所述存储器装置的阵列期间将第二组数据加载到所述高速缓冲存储寄存器、在框310中在将所述第一组数据编程到所述阵列期间从所述高速缓冲存储寄存器读取所述第二组数据及在框312中比较从所述高速缓冲存储寄存器读取的所述第二组数据与原始第二组数据。
[0038]图4展示图3的方法的操作及操作代码的实例。存储器装置400具有阵列402，其连接到页寄存器404且与页寄存器404通信，且所述页寄存器与高速缓冲存储寄存器406通信且连接到高速缓冲存储寄存器406。高速缓冲存储寄存器406经由数据路径410连接到I/O垫408。在操作中，到存储器的命令呈操作代码或操作码(opcode)的形式。操作码因制造商而异。
[0039]在一个实施例中，在编程期间验证数据路径410的完整性会使用存储器装置的调试模式。可通过将启用调试模式的一组特征命令及特征地址而进入此模式。为在编程操作期间执行完整性检查，经由I/o垫408将第一组数据加载到高速缓冲存储寄存器406中。将此数据从高速缓冲存储寄存器406加载到页寄存器408，且当阵列操作位SR5有效(低)时编程开始。在所述编程操作期间将第二组数据写入高速缓冲存储寄存器406，同时阵列操作仍有效。在将所述第二组数据写入到高速缓冲存储寄存器406之后且仍在数据从页寄存器404到阵列402的有效编程期间，从高速缓冲存储寄存器406读取所述第二组数据，且与原始第二组数据进行比较。如果所述两组数据匹配，那么数据路径完整性得到确认。通过允许(通过所述调试模式)在阵列操作期间通常被限制的命令而在读取操作期间完成所述确认。此外，由于无数据从阵列402读取，因此此方法通过仅测试数据路径完整性而绕开阵列位错误。
[0040]应了解，许多页寄存器及高速缓冲存储寄存器在典型存储器上，但出于说明目的仅展示每一者中的一者。
[0041]参考图5，展示用于在读取操作期间验证数据路径完整性的一种方法500。在一个实施例中，方法500包括:在框502中从所述存储器装置的阵列将部分编程的第一组数据读取到所述存储器装置的页寄存器中、在框504中将所述部分编程的第一组数据加载到所述存储器装置的高速缓冲存储寄存器中、在框506中在从所述阵列将第二组数据读取到所述页寄存器期间将一组部分测试数据写入到高速缓冲存储寄存器的不含有所述部分编程的第一组数据的一部分、在框508中在将所述第二组数据从所述阵列读取到所述页寄存器期间从所述高速缓冲存储寄存器读取所述组部分测试数据及在框510中比较从所述高速缓冲存储寄存器读取的所述组部分测试数据与所述原始组部分测试数据。
[0042]图6展示图5的方法的操作及操作代码的实例。图6的存储器装置400与图4中所展示的存储器装置相同，且相同数字指示相同元件。为进行读取操作，将高速缓冲存储读取命令发布到部分编程的页(例如8KB页的2KB)。将部分页数据从阵列402转移到页寄存器404。接着，另一高速缓冲存储读取命令将数据从页寄存器404写入到高速缓冲存储寄存器406。此时，高速缓冲存储寄存器406含有来自阵列402的部分页数据。所述数据包含经编程数据及空白(例如未编程)数据。接着，可开始另一读取操作。当所述第二读取操作