制单元120两者之中的另一方依据所述追踪信号来擷取所传输的数据。举例来说，在存储器系统100操作于一数据读取模式的情形下，存储器装置110可依据存取信号CT所传达/指示的存取命令(例如，读取命令)以及寻址信号(用来对地址信息ADD所指示的地址执行寻址)以通过异步于系统时钟的方式来执行数据存取与寻址，并且可依据一欲读取数据(储存在存储器装置110之中)自存储器装置110内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号QS，以及将数据追随信号QS伴随所述欲读取数据输出到存储器控制单元120，以作为存储器控制单元120用来擷取所述欲读取数据的一参考信号。在一【具体实施方式】中，存储器装置110还可将数据追随信号QS在输出到存储器控制单元120之前驱动一数据串行电路，使数据追随信号QS与经由串行处理的所述欲读取数据同时输出。
[0047]值得注意的是，由于存储器装置110是由其外部的存储器控制单元120所控制，故可不需设置部分的存储器外围电路，进而增加存储器晶粒的储存容量/单元利用率。另外，由于所述欲读取数据可根据数据追随信号QS来传输，因此，存储器装置110的存储器外围电路可以不需设置先进先出电路及/或锁相环，也就是说，存储器装置110与存储器控制单元120之间的具有相当简化的异步操作的存储器接口传输协议。
[0048]在【具体实施方式】中，存储器装置110可包含一存储器单元阵列(memory cellarray) 114以及一控制电路116。存储器单元阵列114可用来储存数据。控制电路116親接到存储器单元阵列114与存储器装置110外部的一数据传输路径DQ，并且可用来依据地址信息ADD以及存取信号CT所传达的一存取命令(例如，读取/写入命令)，通过异步于系统时钟的方式对存储器单元阵列114执行一数据存取。当所述存取命令是一读取命令(也就是说，存取信号CT指示一读取操作)时，控制电路116可依据一欲读取数据(地址信息ADD所对应的数据)自存储器单元阵列114读取出来所经过的一存储器内部读取时间(例如，一地址存取时间(address access time, tAA))来产生数据追随信号QS，以及将数据追随信号QS伴随所述欲读取数据输出到存储器控制单元120(经由数据传输路径DQ)，以作为存储器控制单元120用来擷取所述欲读取数据的所述参考信号。
[0049]为了对本发明的技术特征有更进一步的了解，图2与图3绘示了存储器系统100在多个操作情形下的信号时序图。在图2与图3所示的【具体实施方式】中，图1所示的存取信号CT可包含一写入使能(write enable)状态WE# (也就是说，一存取命令)，其可指示一读取操作或一写入操作。地址信息ADD可指示出一欲存取数据的地址Addr。另外，图1所示的控制电路116可依据存储器控制单元120所提供的一辅助信号ACS来擷取存取信号CT与地址信息ADD，以执行所述数据存取。值得注意的是，存取信号CT还可包含其他的控制状态。举例来说，存取信号CT还可包含一刷新(refresh)状态。
[0050]请连同图1来参阅图2，图2是图1所示的存储器系统100在一数据读取操作下的信号时序图。由图2可知，在时间点Tl，控制电路116可接收辅助信号ACS以存取位于地址Addr_0的数据。另外，数据追随信号QS的起始参考点(产生数据追随信号QS的触发时间点)是控制电路116接收地址信息ADD与存取信号CT之后开始执行所述数据存取的时间点(即时间点Tl)。值得注意的是，为了使数据追随信号QS可在适当的时间点进行反转(toggle)以供数据串行存取之用，存储器控制单元120还可产生一起始信号DQSI，其中控制电路116可于所述数据存取开始执行时接收起始信号DQSI，并且可依据始信号DQSI来决定数据追随信号QS的起始参考点。也就是说，控制电路116可同时接收存取信号CT、地址信息ADD以及起始信号DQSI，其中辅助信号ACS的信号跳变(transit1n)可对齐于起始信号DQSI的信号跳变(在此【具体实施方式】中，辅助信号ACS的上升沿会与起始信号DQSI的上升沿对齐)。经过一存储器内部读取时间(地址存取时间tAA)之后(时间点T2))，控制电路116便可产生数据追随信号QS。在一设计变化中(但本发明不限于此)，数据追随信号QS也可实施为起始信号DQSI延迟所述存储器内部读取时间的一副本(r印Iica)信号。[0051 ] 这样，控制电路116便可依据数据追随信号QS来将对应于地址信息ADD (即，地址Addr_0)的一读取数据DQ_rO自存储器装置110/存储器单元阵列114读取出来。在此【具体实施方式】中，控制电路116可将数据追随信号QS输出到数据传输路径DQ，以使数据追随信号QS伴随读取数据DQ_rO同时输出到数据传输路径DQ。存储器控制单元120便可依据数据追随信号QS来擷取读取数据DQ_rO。接下来，控制电路116可依据数据追随信号QS来将下一笔数据(储存于地址Addr_l的读取数据DQ_rl)自存储器装置110输出。
[0052]请注意，以上数据追随信号QS的实施方式仅供说明之需，并非用来作为本发明的限制。在一设计变化中，控制电路116也可以直接将存取信号CT及地址信息ADD的擷取信号(辅助信号ACS)作为数据追随信号QS的起始信号。也就是说，可省略起始信号DQSI。在另一设计变化中，数据追随信号QS也可实施为辅助信号ACS延迟所述存储器内部读取时间(例如，地址存取时间tAA)的一副本信号。简言之，只要是从数据追随信号QS的起始参考点经过所述存储器内部读取时间之后反转(toggle)数据追随信号QS的实施方式，均遵循本发明的发明精神而落入本发明的范畴。
[0053]请连同图1来参阅图3，图3是图1所示的存储器系统100在一数据写入操作下的信号时序图。在此【具体实施方式】中，存储器控制单元120可依据一预定写入速率来产生起始信号DQSI，而控制电路116便可依据起始信号DQSI将欲存取数据(写入数据DQ_wO与DQ_wl)储存到存储器单元阵列114之中(S卩，地址Addr_0以及地址Addr_l)。值得注意的是，由于起始信号DQSI是伴随所述欲存取数据而经由数据传输路径DQ输入到存储器装置110，而存储器装置110会根据起始信号DQSI来写入所述欲存取数据，因此，在写入操作下的起始信号DQSI可作为存储器控制单元120与存储器装置110之间的数据追随信号(追随所传输的数据的追踪信号)。由于本领域的技术人员应可了解图3所示的数据写入操作的操作细节，进一步的说明在此便不再赘述。
[0054]本发明所公开的存储器架构/接口协议也可应用于高速传输。请连同图1来参阅图4，图4是图1所示的存储器系统100在一数据读取操作下的信号时序图。在此【具体实施方式】中，存储器系统100可操作在多笔数据预取(pre-fetch)模式。(例如，两倍数据预取模式(2n prefetch)))，其中存储器装置110可通过数据预取来提升内存带宽，以及数据传输路径MQ(位于存储器单元阵列114与控制电路116之间)的数据总线宽度可以是数据传输路径DQ (位于存储器装置110与存储器控制单元120之间)的数据总线宽度的两倍。因此，图4所示的信号时序与图2的数据读取时序之间主要的差别在于:于数据追随信号QS的每一信号跳变(也就是说，上升沿与下降沿)均可输出欲读取数据。
[0055]由图4可知，由于储存于地址Addr_2/Addr_3的欲读取数据可包含多笔子数据，因此存取信号CT所指示的所述读取操作是一连续数据读取操作，其中上述存储器内部读取时间包含所述多笔子数据自存储器单元阵列114读取出来所分别经过的多个子读取时间。以储存于地址Addr_2的欲读取数据为例，其包含多笔子数据(读取数据DQ_r2[0]与DQ_r2 [I])。控制电路116可是所述数据存取开始执行时接收起始信号DQSI (时间点T3)，并且依据所述多笔子数据自存储器单元阵列114读取出来所分别经过的多个子读取时间(时间点T3与T5之间的子读取时间tAA，时间点T4与T6之间的子读取时间tAA)来产生数据追随信号QS，其中数据追随信号QS的起始参考点可依据起始信号DQSI来决定。
[0056]在【具体实施方式】中(但本发明不限于此)，图1所示的控制电路116可包含一串行器/解串器(serializer/deserializer，SerDes) 118以对欲存取数据执行串行/解串处理，进而提升存储器装置110的数据传输速率/带宽。举例来说，串行器/解串器118可对欲读取数据(储存于