地址Addr_2的数据与地址Addr_3的数据)执行串行处理，以及将数据追随信号QS伴随经串行处理后的读取数据DQ_r2[0]、DQ_r2[l]、DQ_r3 [O]与DQ_r3[l]输出到存储器控制单元120 (经由数据传输路径DQ)。
[0057]值得注意的是，控制电路116也可以直接参照辅助信号ACS的信号跳变来反转数据追随信号QS，并且据以输出经串行处理后的欲读取数据DQ_r2[0]、DQ_r2[l]、DQ_r3[0]与DQ_r3[l]。另外，在一设计变化中，控制电路116也可以采用不同于串行/解串的数据存取架构来实现一次寻址即可存取多笔数据的操作。由于本领域的技术人员经由阅读图1?图3的相关说明之后，应可了解图4所示的信号时序图的相关细节，因此进一步的说明在此便不再赘述。
[0058]请连同图1来参阅图5，图5是图1所示的存储器系统100在一数据写入操作下的信号时序图。与图4所示的【具体实施方式】相似，存储器装置110可包含串行器/解串器118来提升存储器装置110的数据传输速率/带宽，其中数据传输路径MQ的数据总线宽度可以是数据传输路径DQ的数据总线宽度的两倍。在此【具体实施方式】中，存储器控制单元120可依据一预定写入速率来产生起始信号DQSI，而控制电路116便可依据起始信号DQSI将欲存取数据(写入数据DQ_w2 [O]、DQ_w2[l]、DQ_w3 [O]与DQ_w3 [I])储存到存储器单元阵列114之中(即，地址Addr_2以及地址Addr_3)，其中于数据追随信号QS的每一信号跳变(即，上升沿与下降沿)均可写入欲存取数据。由于本领域的技术人员经由阅读图1?图4的相关说明之后，应可了解图5所示的信号时序图的相关细节，因此进一步的说明在此便不再赘述。
[0059]值得注意的是，本发明所公开的存储器系统/存储器装置并不限于操作于单笔或两倍数据预取模式。本发明所公开的异步内存传输接口也可以适用于更多笔预取数据的存储器架构，以进一步增加数据传输带宽。只要将存储器内部预取的多笔数据通过异步于系统时钟的数据追随信号驱动，并且依据一特定次序串行输出到存储器装置外部接口，相关的设计变化均属本发明的范畴。
[0060]另外，以上依据辅助信号来擷取地址信息及存取信号的实施方式仅供说明之需，并非用来作为本发明的限制。在一【具体实施方式】中，图1所示的控制电路116可接收至少一(一个或多个)辅助信号，并且据以擷取地址信息ADD与存取信号CT。在地址信息ADD包含多个分段信息的情形下，控制电路116便可依据所述至少一辅助信号在不同的时间点擷取所述多个分段信息。举例来说(但本发明不限于此)，地址信息ADD可包含N个分段信息(N是大于I的正整数)，因此，图2所示的地址Addr_0可分为N个部份来擷取。在【具体实施方式】中，控制电路116可接收N个辅助信号，进而依据所述N个辅助信号之中的第一辅助信号在第一时间点擷取地址Addr_0之中第一部分的比特，依据所述N个辅助信号之中的第二辅助信号在第二时间点擷取地址Addr_0之中第二部分的比特，以此类推。值得注意的是，若地址信息ADD是以二段的方式来擷取(S卩，N等于2)，则控制电路116可以仅依据单一辅助信号来擷取地址信息ADD，举例来说，地址信息ADD的第一分段信息可在所述单一辅助信号的上升沿来擷取，而地址信息ADD的第二分段信息可在所述单一辅助信号的下降沿来擷取。
[0061]在控制电路116依据所述至少一辅助信号于不同的时间点擷取地址信息ADD的所述多个分段信息的情形下，控制电路116还可依据所述至少一辅助信号来决定数据追随信号QS的起始参考点数据。当至少一辅助信号包含多个辅助信号时，数据追随信号QS的起始参考点可以是控制电路116完成接收所述多个分段信息与存取信号CT之后开始执行所述数据存取的时间点。
[0062]再者，用来擷取地址信息与存取信号的辅助信号也可由一行地址选通(rowaddress strobe, RAS)信号及 / 或一列地址选通(column address strobe，CAS)信号来实施，其中所述行地址选通信号可指示出行(或字线)的启用状态，而所述列地址选通信号可指示出列(或位线)的启用状态。因此，图1所示的控制电路116便可在不同时间分别执行存储器单元阵列114的列地址寻址与行地址寻址，而数据追随信号QS的起始点可以是控制电路116对存储器单元阵列114执行寻址与存取的时间点。
[0063]基于上述说明可知，本发明所公开的存储器装置的控制方法可简单归纳如下:依据一地址信息与一存取信号以通过异步于系统时钟的方式对所述存储器装置执行一数据存取；当所述存取信号指示一读取操作时，依据一欲读取数据自所述存储器装置内部读取出来所经过的一存储器内部读取时间来产生一数据追随信号；以及将所述数据追随信号伴随所述欲读取数据输出至所述存储器装置外部的一存储器控制单元，以作为所述存储器控制单元用来擷取所述欲读取数据的一参考信号。由于本领域的技术人员经由阅读图1?图5的相关说明之后，应可了解上述控制方法中每一步骤的操作细节，因此进一步的说明在此便不再赘述。
[0064]本发明所公开的内存控制方法也可以应用于具有同步接口的存储器装置。请参阅图6，图6是本发明存储器系统的另一实施例的功能方块示意图。图6所示的存储器架构是基于图1所示的存储器架构，而两者之间主要的差别在于图6所示的存储器系统600可包含一同步器(synchronizer) 630以实现存储器装置610与存储器控制单元620之间的同步接口。在此实施例中，存储器装置610可包含一控制电路616以及图1所示的存储器单元阵列114。控制电路616可包含同步器630，而同步器630可包含图1所示的串行器/解串器118，其中同步器630耦接到存储器控制单元620，用以接收一时钟信号CK (或其反相信号CK#;以虚线表示)，并且据以执行信号同步操作。请注意，将串行器/解串器118和同步器630分开设置也是可行的。举例来说(但本发明不限于此)，在图1所示的实施例中，可将图6所示的同步器630 (不包含串行器/解串器118)设置于控制电路116与存储器控制单元120之间。
[0065]请一并参阅图6与图7。图7绘示了图6所示的存储器系统600在一数据读取操作下的信号时序图。由图7可知，在控制电路616接收存取信号CT (包含写入使能状态WE#)并且经过一存储器内部读取时间之后，同步器630可将控制电路616所输出的欲读取数据DQ_x与数据追随信号QS均同步于时钟信号CK (或其反相信号CK#)，以及依据时钟信号CK的一预定时钟周期个数或一预定延迟来将同步于时钟信号CK的欲读取数据DQ_x与数据追随信号QS (或其反相信号QS# ;以虚线表示)同步地输出到存储器控制单元620，其中图7所示的“tAC”是时钟触发后的访问时间(address access time from clock)。也就是说，在控制电路616接收存取信号CT并且经过一存储器内部读取时间之后，存储器控制单元620可依据时钟信号CK的一预定时钟周期个数或一预定延迟来从存储器装置610内部同步地擷取欲读取数据DQ_x，而欲读取数据DQ_x与数据追随信号QS均可同步于时钟信号CK。
[0066]除了实现存储器装置的输出端同步化，也可以利用时钟信号来实现存储器装置的输入端同步化。举例来说(但本发明不限于此)，同步器630可接收一时钟信号来实现输入端同步化。在此实施例中，同步器630可将存取信号CT所指示的一存取命令(写入使能状态WE#)同步所述时钟信号，以及将同步于辅助信号ACS的所述存取命令传送到控制电路616。这样，输入到存储器装置610内部的所述存取命令便可同步于所述时钟信号。
[0067]值得注意的是，以上存储器装置与存储器控制单元之间的同步接口的实施方式仅供说明之需，并非用来作为本发明的限制。举例来说，也可以将图6所示的同步器630设置在控制电路616之中，以实现存储器装置与存储器控制单元之间的同步接口。
[0068]存储器装置的输入、输出端的同步化也可以实施在数据写入模式之中。请一并参阅图6与图8，图8为图6所示的存储器系统600在一数据写入操作下的信号时序图。由图8可知，同步器630可将写入使能状态WE# (存取命令)同步于辅助信号ACS (实施为时钟信号)，以及将欲存取数据(写入数据DQ_y[0]与DQ_y[l])与数据追随信号QS同步于时钟信号CK。由于本领域的技术人员经由阅读图1?图7的相关说明之后，应可了解图8所示的信号时序图的相关细节，进一步的