用于调制宽带转换器的高速伪随机序列发生器及发生方法
【技术领域】
[0001]本发明属于伪随机序列产生领域。
【背景技术】
[0002]近些年来，压缩感知理论不断发展，该理论证明在信号具有稀疏性的前提下，可以实现信号的同步压缩与采样，然后通过适当的重构算法恢复出原信号。基于压缩感知理论的欠采样方法能够极大的降低采样速率和所需的存储、传输数据，突破了奈奎斯特采样定理对采样速率的限制，能够广泛的应用于图像处理与信号采集等领域。
[0003]调制宽带转换器Modulated Wideband Converter, MWC是一种基于压缩感知理论针对多频带信号的新型欠采样系统。一种典型的调制宽带转换器系统如图2所示。图2中x(t)表示多频带信号，Pl(t)是混频函数，h(t)表示理想低通滤波器，Ts为采样时间间隔，yi[n]是第i个通道的采样信号。可见，调制宽带转换器系统由多组相同通道组成，每通道的主要元件包括如下几部分:乘法器，低通滤波器，均匀采样模块，多组通道的采样数据共同作用于信号重构模块，信号的处理流程依次为:混频，低通滤波，均匀采样，信号重构。
[0004]多频带信号进入调制宽带转换器系统，被m个通道并行接收，每个通道用周期相同但数值不同的周期序列进行调制，调制的目的在于频谱搬移，调制之后的信号经过低通滤波，滤掉高频部分，留下低频部分。由于低通滤波器的截止频率较低，所以滤波后信号的带宽变窄，这样就可以用较低的速率对信号进行采样，获得一系列信号的全局观测数据。然后再进行低速采样，采样时的速率只需要大于低通滤波器最大频带的宽度即可，所以采样率可以低于信号的奈奎斯特频率。最后再利用计算求取的系统感知矩阵和相关的信号重构算法，通过感知矩阵与采样信息间的数学关系，即可从采集到的数据中恢复原信号及其频
4並曰。
[0005]在调制宽带转换器系统中，周期混频函数实现对原始信号的频谱搬移，将信号的频谱搬移到能够采用市场现有的ADC进行低速采样的频率范围内。为了在搬移过程中保留原信号的所有信息，要求混频函数的跳变频率至少为原信号的奈奎斯特频率，典型的混频函数为以奈奎斯特频率在{_1，+1}间交替变化的周期伪随机序列。随机序列是指序列的各元素为独立同分布(Independent Identical Distribut1n, iid)的随机变量。真实的随机序列是无法重现的，即使有同样的输入，也无法通过序列发生器生成同样的输出，因此在一般应用中无法使用真实的随机序列，实际应用的主要是伪随机序列，伪随机序列是具有某种随机特性的确定的序列，一方面它是可以预先确定的，并且是可以重复地生成和复制的；一方面它又具有某种随机序列的统计特性。当原信号的最大频率为1GHz，要求周期伪随机序列的跳变频率至少为2GHz。
[0006]传统的伪随机序列发生电路设计中，一般采用高速线性反馈移位寄存器来产生伪随机序列。但是由于常见的高速线性反馈移位寄存器的位数一般都在8-10位左右，因此如果要产生100位的伪随机序列就需要10-12片芯片组合而成，这样不仅增加了采样系统的成本，同时也使得硬件实现的复杂度大为增加。
[0007]另外，使用设计好的线性反馈移位寄存器产生的伪随机序列的长度是固定的，所以对于给定的不同原始信号，若想利用不同的伪随机序列来提高不同信号恢复的精确度，就必须重新设计硬件电路，非常不方便，这样且设计好的系统只能对特定的多频带信号进行采样，局限性比较强。因此，需要一种硬件容易实现且具有适应性的高速伪随机序列产生方法。
【发明内容】
[0008]本发明是为了解决现有调制宽带转换器系统结构简单与所需周期伪随机序列的跳变频率无法兼容的问题。本发明提供了一种用于调制宽带转换器的高速伪随机序列发生器及发生方法。
[0009]用于调制宽带转换器的高速伪随机序列发生器，它包括FPGA、N个并串转换模块、N个差分-单端平衡变压器和高速时钟模块；N为正整数；
[0010]FPGA，用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号；
[0011]高速时钟模块，用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号;
[0012]每个并串转换模块，用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号；
[0013]每个差分-单端平衡变压器，用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{-1，+1}间交替变化的周期伪随机序列。
[0014]用于调制宽带转换器的高速伪随机序列发生器，它还包括上位机，
[0015]上位机，用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率。
[0016]用于调制宽带转换器的高速伪随机序列发生方法，该发生方法包括如下步骤:
[0017]用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号的步骤；
[0018]用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号的步骤；
[0019]用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号的步骤；
[0020]用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{_1，+1}间交替变化的周期伪随机序列的步骤。
[0021]用于调制宽带转换器的高速伪随机序列发生方法的区别在于，该发生方法还包括如下步骤:用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率的步骤。
[0022]现有技术中一方面基于多个线性移位寄存器构建伪随机序列的调制宽带转换器系统的结构复杂，且输出的随机序列长度不可调，但输出的伪随机序列速度快，另一方面单独使用FPGA构建的调制宽带转换器系统结构简单，输出的随机序列长度可调，但是生成的伪随机序列的速度慢。发明所述的用于调制宽带转换器的高速伪随机序列发生器硬件实现简单，成本低，且能够通过修改软件逻辑改变伪随机序列的周期和长度。如果用它给调制宽带转换系统提供周期伪随机混频函数，不仅降低了调制宽带转换系统的硬件实现复杂度和实现成本，而且可以适应多种多样的多频带信号，灵活性好。
[0023]本发明带来的有益效果是，本发明利用了一个FPGA构建的系统结构简单，并通过FPGA与并串转换模块结合的方式，同时生成多路伪随机序列，使得FPGA生成的伪随机序列的速度提高，产生的伪随机序列为满足伯努利分布的序列，还可通过上位机在线控制FPGA生成的伪随机序列长度和值以适应不同原始信号的采样需要。通过上位机灵活配置，可以改变跳变频率，能够实现的周期伪随机序列最大跳变频率为2GHz。
【附图说明】
[0024]图1为本发明所述的用于调制宽带转换器的高速伪随机序列发生器的原理示意图；
[0025]图2为【背景技术】中调制宽带转换器的结构示意图；
【具体实施方式】
[0026]【具体实施方式】一:参见图1说明本实施方式，本实施方式所述的用于调制宽带转换器的高速伪随机序列发生器，它包括FPGA1、N个并串转换模块2、N个差分-单端平衡变压器3和高速时钟模块4 ；N为正整数；
[0027]FPGA1，用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号；
[0028]高速时钟模块4，用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号;
[0029]每个并串转换模块2，用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号；
[0030]每个差分-单端平衡变压器3，用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{-1，+1}间交替变化的周期伪随机序列。
[0031]本实施方式中，CLK信号为时钟信号，当CLK的速率为2GHz时，FPGA的内部逻辑工作时钟频率仅为256MHz，大大降低了对FPGA的性能要求，从而减少了硬件实现成本。
[0032]FPGA1用于生成随机序列，随机序列可以由MATLAB产生后存入FPGA，也可以用FPGA内部逻辑单元来实现。FPGA在CLK的触发下输出多路并行随机序列，并将控制信号送给高速时钟模块4和并串转换模块2，FPGA的内部逻辑均工作在CLK/8的时钟频率下。
[0033]高速时钟模块4同时产生多路频率为CLK的高速