时钟信号，该时钟的频率可以通过上位机灵活配置。高速时钟模块4的内部包括晶体振荡器、时钟芯片、单端-差分平衡变压器、时钟分配器等。
[0034]并串转换模块2分别接收来自高速时钟模块的CLK时钟信号，在其触发下完成并行到串行的转换，输出多路跳变频率为CLK的串行差分信号。同时并串转换芯片将CLK时钟信号的8分频信号作为触发信号输送给FPGA。
[0035]【具体实施方式】二:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，它还包括上位机5，
[0036]上位机5，用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率。
[0037]【具体实施方式】三:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，它还包括电源模块，电源模块用于给FPGA1、N个并串转换模块2、N个差分-单端平衡变压器3和高速时钟模块4提供电能。
[0038]本实施方式，电源模块包括两片型号为LT3021-1.2的芯片，一个型号为LT1529IQ-3.3的芯片，一个型号为LT3021-1.5的芯片和一个型号为LT1963-2.5的芯片，其中(1)两片LT3021-1.2，给FPGA11的内核供电；(2) LT3021-1.5，给并串转换模块提供参考电源；(3)LT1529IQ-3.3，给FPGA的某些I/O接口、高速时钟模块、并串转换模块供电；(4)LT1963-2.5，给FPGA的某些I/O接口和GCLK时钟信号供电。
[0039]【具体实施方式】四:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，所述的差分-单端平衡变压器3采用型号为BD1722J50100AHF的芯片实现。
[0040]【具体实施方式】五:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，所述的并串转换模块2采用型号为MC100EP446FAG的芯片实现。
[0041 ] 本实施方式，高速时钟模块4包括晶体振荡器CVHD-950-100、时钟芯片LMX2541SQ2060E、单端-差分平衡变压器B0430J50100A00、时钟分配器ADCLK944，这个时钟分配器是一路分四路，是实现N路伪随机序列的一种特殊形式。晶体振荡器输出100MHz的时钟信号，经过时钟芯片LMX2541SQ2060E分频，输出频率为CLK的单端时钟信号，该单端时钟信号经过B0430J50100A00差分转换后，获得阻抗为100欧姆的差分时钟，此差分时钟为LVDS电平信号，可以直接输入到ADCLK944时钟分配芯片，从时钟芯片输出的四路差分时钟信号均为LVPECL电平，正好满足并串转换模块2对输入时钟信号的电平要求，无需电平转换电路。
[0042]【具体实施方式】六:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，所述的FPGA1采用型号为EP3C25F324C6N的芯片实现。
[0043]本实施方式，本发明利用Altera公司的Cyclone III系列EP3C25F324C6N这款FPGA产生。6系列支持的专用时钟速率可高达403MHz (LVPECL);列I/O引脚的输出速率可达到 256MHz ο
[0044]【具体实施方式】七:参见图1说明本实施方式，本实施方式与【具体实施方式】一所述的用于调制宽带转换器的高速伪随机序列发生器的区别在于，所述的FPGA1生成并行随机序列为8位并行数据。
[0045]【具体实施方式】八:本实施方式所述用于调制宽带转换器的高速伪随机序列发生方法，该发生方法包括如下步骤:
[0046]用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号的步骤；
[0047]用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号的步骤；
[0048]用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号的步骤；
[0049]用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{_1，+1}间交替变化的周期伪随机序列的步骤。
[0050]【具体实施方式】九:本实施方式与【具体实施方式】八所述的用于调制宽带转换器的高速伪随机序列发生方法的区别在于，该发生方法还包括如下步骤:
[0051]用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率的步骤。
【主权项】
1.用于调制宽带转换器的高速伪随机序列发生器，其特征在于，它包括FPGA(1)、N个并串转换模块(2)、N个差分-单端平衡变压器(3)和高速时钟模块⑷#为正整数； FPGA (1)，用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号； 高速时钟模块(4)，用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号； 每个并串转换模块(2)，用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号； 每个差分-单端平衡变压器(3)，用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{-1，+1}间交替变化的周期伪随机序列。2.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，它还包括上位机(5)， 上位机(5)，用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率。3.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，它还包括电源模块，电源模块用于给FPGA(1)、N个并串转换模块(2)、N个差分-单端平衡变压器(3)和高速时钟模块(4)提供电能。4.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，所述的差分-单端平衡变压器(3)采用型号为BD1722J50100AHF的芯片实现。5.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，所述的并串转换模块(2)采用型号为MC100EP446FAG的芯片实现。6.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，所述的FPGA(l)采用型号为EP3C25F324C6N的芯片实现。7.根据权利要求1所述的用于调制宽带转换器的高速伪随机序列发生器，其特征在于，所述的FPGA(l)生成并行随机序列为8位并行数据。8.用于调制宽带转换器的高速伪随机序列发生方法，其特征在于，该发生方法包括如下步骤: 用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号的步骤； 用于接收时钟控制信号，根据接收的时钟控制信号，产生CLK信号的步骤； 用于接收CLK信号、一路并行随机序列和一路同步差分控制信号，将并行的随机序列转换成跳变频率为CLK信号频率的串行差分信号并发送，同时发送CLK的8分频信号的步骤； 用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{_1，+1}间交替变化的周期伪随机序列的步骤。9.根据权利要求8所述的用于调制宽带转换器的高速伪随机序列发生方法，其特征在于，该发生方法还包括如下步骤:用于控制生成的并行随机序列的长度和值，还用于控制CLK信号的频率的步骤。
【专利摘要】用于调制宽带转换器的高速伪随机序列发生器及发生方法，属于伪随机序列产生领域。解决了现有调制宽带转换器系统结构简单与所需周期伪随机序列的跳变频率无法兼容的问题。它包括FPGA、N个并串转换模块、N个差分-单端平衡变压器和高速时钟模块；FPGA，用于接收CLK的8分频信号，在CLK的8分频信号的触发下，生成N路不同的并行随机序列，同时发送时钟控制信号、N路不同的并行随机序列和N路相同的同步差分控制信号；每个差分-单端平衡变压器，用于接收串行差分信号，将串行差分信号变换为单端串行信号，每一个单端串行信号为以时钟信号的跳变频率在{-1，+1}间交替变化的周期伪随机序列。它主要用于产生伪随机序列。
【IPC分类】G06F7/58
【公开号】CN105404495
【申请号】CN201510689510
【发明人】付宁, 张京超, 王婷, 乔立岩
【申请人】哈尔滨工业大学
【公开日】2016年3月16日
【申请日】2015年10月21日