专利名称：具有可选择的时钟端接的同步存储器模块与存储器系统的制作方法
技术领域：
本发明涉及微电子技术，详细讲，涉及具有可选择的时钟端接的同步存储器模块以及存储器系统。
近年来，对业经改进的存储器系统速度/性能的需求已经促进了同步SRAM与同步动态随机存取存储器(SDRAM)的发展。特别是在最近，已经提出并开发了所谓的双数据率(DDR)SDRAM存储器模块。该DDR-SDRAM按照给定的系统时钟速度有效地把数据吞吐量提高了一倍。凡此种种的进步可望由于采用更高时钟速度(例如166MHz或更高的时钟速度)的DDR-SDRAM而得以继续。在JEDEC标准出版物中可以找到有关SDRAM与DDR-SDRAM的讨论。涵盖该技术背景的另一本参考书籍是Betty Prince撰写的，由Wiley&Sons(1999)出版的《高性能存储器》(High performance Memories)。
同步存储器系统的一个主要特点是在与该存储器系统的分立存储器模块进行的直接通信中存在着一个时钟或时钟缓冲源。在美国专利5,896,346；6,043,694；以及6,081,862中对这种系统的一些方面给以公开，在这里引为参考。在美国1999年1月29日提出的09/240,647号美国专利申请中对其他方面给予公开，现在，在这里引为参考。
DDR存储器模块，例如184针的DIMM(双列直插式存储器模块)与200针的SO DIMM，现在包括一个被证明在小功率及低针数(控制器)应用中并非最佳的差分时钟端接设计。此外，经过改进的时钟驱动器的出现和寄存式DIMM(具有板上时钟再生功能)的广泛采用已经创造了新的系统时钟控制的可能，如果允许采用备用模块/系统时钟端接的解决方法，则该机会可改进整个系统的时间分配上的安排。可惜，对新出现的存储器模块与正在使用的设计之间反向兼容性的需求限制了厂商开发能够利用这些新的机会的新颖/独特模块的能力，除非保持反向兼容的一些装置得以保留。
这样，对于保持同一存储器系统中存储器模块间兼容性的方法，更详细地讲，对于既含有SDRAM DIMM又含有DDR-SDRAM DIMM的存储器系统，存在着需求。对用于改进时钟信号管理灵活性的设计/方法也存在着需求。
一方面，本发明包括具有一个可选择的系统级时钟端接的一个存储器部件。该可选择的时钟端接可定位于时钟网中所要的任何点上(例如在一个时钟网的一个端部或其附近，在一个时钟网的一个分流点上，等)。该可选择性最好由用于启动和/或禁止时钟端接的一个或多个开关提供。这类开关最好是与该存储器部件上的一个管脚连接的一个FET开关。该存储器部件最好既允许运行于具有单点端接时钟网(single drop end-terminated clock net)的系统中又允许运行于具有多点时钟网(multi-dropclock net)的系统中，而其中的时钟端接方法最好从由(i)单端端接，(ii)源串联端接，和(iii)源电容端接组成的组中选出。
本发明还包括存储器系统，尤其是能使用具有可选择的时钟端接的存储器部件的同步存储器系统。
本发明还包括一个存储器控制器，该控制器有一个检测电路用以确定所使用的存储器时钟端接的类型，借此来调整时钟驱动使之适合于该端接方法。本发明还包括一个存储器系统，该系统包括与具有一个可选择的系统级时钟端接的一个存储器部件组合的该存储器控制器。
本发明还有包括多于一个时钟端接方法的存储器模块，从而，该时钟端接允许多个存储器部件共享一个公用的时钟对或者与每个存储器部件独有的时钟对一起运行。时钟端接方法最好通过该存储器部件的一个控制信号(例如，该存储器部件上的Vdd，VddQ或接地脚)来选择。该存储器模块以是一个DDR存储器模块为好，更好是一个168-200针的DIMM。
本发明还有包括多于一个时钟端接方法的存储器子系统，从而，该时钟端接允许多个存储器部件共享一个公用的时钟对或者与每个存储部件独有的时钟对一起运行。最好是，把一个FET开关整合到该子系统的一个时钟网中以启动或禁止该存储部件上的时钟端接。该存储器子系统最好有能力通过被集成到一条时钟路径中的一个FET开关使一个或多个时钟被禁止。
下面对本发明的各个方面作更为详细的描述。
图2是使用无缓冲DIMM的一个存储器系统的布局示意图。
图3是可用于
图1存储器系统使用的一个184针寄存式DDR DIMM时钟信号布线(网)布局示意图。
图4是用于图2的存储器系统使用的一个无缓冲的184针DDRDIMM时钟信号布线(网)的布局示意图。
图5是本发明的一个实施例的布局示意图，这里，图3的寄存式DIMM的布局已被修改，加上了具有驱动DIMM默认时钟端接状态的可选择时钟端接。
图6是本发明的一个实施例的布局示意图，这里，图3的寄存式DIMM的布局已被修改，加上了由存储器系统驱动的可选择时钟端接。
图7是本发明的一个实施例的布局示意图，这里，图4的无缓冲DIMM的布局已被修改，加上了由存储器系统驱动的可选择时钟端接。
图8是本发明的一个实施例的布局示意图，这里，图3的寄存式DIMM的布局已被修改，在时钟网的多个点上加上了可选择的时钟端接，以降低接头长度(Stub length)。
参见附图，图1示出使用寄存式DIMM40的存储器系统10的布局示意图。DIMM40由时钟缓冲器30和存储器控制器20驱动。存储器20通过地址总线50，控制总线60，和数据总线70与DIMM40通信。应该理解，为便于图解，附图中各总线的实际连线已被粗略地简化(即，实际连线并未全部示出)。用于地址总线50和数据总线70的端接(VTT)95亦予示出。时钟输出线93和反馈线90通过含于控制器20中的驱动电路(未示出)与时钟缓冲器30连接，时钟驱动信号通过时钟线80抵达DIMM40。时钟信号是作为一个差动电压而提供的。这样，每个DIMM具有一个时钟210和一个时钟条(Clock-bar)220的连接。
图3给出了用于图1的DIMM40的时钟网的布局示意图。在该寄存式DIMM中，时钟信号210/220通过电阻207端接于驱动器(PLL)202的连接处。驱动器202有一个反馈回路247并驱动时钟信号257与259送至各SDRAM芯片205。驱动器202还驱动时钟信号至寄存器(未示出)。可以理解，与SDRAM芯片的数量与复杂程度相应，可以从PLL202引出许多条时钟信号线。芯片205处的虚线表示置于DIMM反面的附加芯片。
图2是使用无缓冲的DIMM140的一个存储器系统100的布局示意图。在存储器控制器120与DIMM140之间以简略形式示出了地址总线150，控制总线160和数据总线170。时钟驱动器130示于控制器120的内部。时钟驱动器130通过时钟差分线180与DIMM140通信，为便于图解，时钟310与时钟条(Clock-bar)320的连接只列举一个。
图4是用于可在图2的存储器系统100中使用的184针无缓冲DDRDIMM140的时钟信号布线(网)的布局示意图。时钟310与时钟条(Clock-bar)320的连线通过电阻325端接。尽管图4示出了用于驱动几个SDRAM芯片305的分流时钟网线，但是可以理解，对于较小的SDRAM芯片组或较大的SDRAM芯片组而言，该布置也可由每个SDRAM专用的时钟信号输入线构成。每个时钟/时钟条(Clock-bar)对仍可有一个端接电阻(或其他的端接元件)。
图5是本发明的一个实施例的布局示意图，这里，图3的寄存式DIMM的布局已被修改，加上了一个可选择的时钟端接，图中示为一个FET开关245，它包括一个反向器、P-FET和N-FET。N-FET的栅极与一个默认驱动器246并行连接，驱动器246是通过一个电阻与DIMM电源Vcc连接。该电阻的值可按该开关的技术要求来适当选择。该默认驱动器最好用于使该开关维持于“ON”(“通”)的位置，以便通过FET开关245实现时钟的端接。如果FET开关245的阻性负载本身不足以实现所要求的端接，则附加的阻性负载(未示出)可以以与FET开关245串联的方式加在差动时钟线对之间。
开关245的默认状态可由来自存储器系统10的输入信号290重设。最好是，输入端290与DIMM的一个未使用的脚连接，例如184针DIMM的9，101，102或173号脚。输入电路290也可以包括上拉或下拉晶体管配置，用于控制开关245的输入。图6示出了一个与图5相似的配置，只是没有DIMM上的默认驱动器。在这种情况下，开关状态可通过来自存储器系统的输入信号290a控制。在图6的情况下，极其首要地是避免会引起开关245浮置的输入端290a的未连接状态。
图7示出了用于本发明的一个无缓冲DIMM的实现情况。在这种情况下，FET开关345用作可选择的端接。对开关345的控制通过来自存储器系统的输入390进行。如图7中所示，使用了一个单一的端接的情况下，该端接最好置于DIMM上的时钟的输入端位置的附近。
图8示出了另一个变型，使用了与电阻248组合的多个端接245a与245b，来端接该时钟网中的不同位置。这种配置或者其他多定位端接配置更为可取，因为在这里接头长度是所关心的，应该注意，可选择的时钟端接可定位于时钟网中所需要的任何点上(例如，在一个时钟网的一个端部上或其附近，在一个时钟网的一个分流点上，等等)。如果需要，可以包括多开关，其他的开关设计，和/或不同端接模式的端接。存储器部件最好既能在具有单点端接的时钟网中运行又能在具有多点时钟网中运行。时钟端接方法可以从任何适合于该存储器部件设计方案的已知方法中选择。时钟端接方法最好从由(i)单端端接，(ii)源串联端接，和(iii)源电容性端接组成的组中选出。可在同一个DIMM(或其他的存储器模块)上选择多种端接模式的配置也是可能的。
本发明的另一个实施例可以包括去掉串联或并联的端接，并加上一个单端端接(在存储体中最后一个DIMM以外)。
由于端接的可选择性，存储器控制器最好包括检测电路以确定所用的存储器时钟端接的类型，借此调整时钟驱动使之与端接方法适应。该检测电路可与上面提到的美国09/240,647号专利申请中描述的相类似。该时钟端接允许多个存储器部件共享一个公用的时钟对或者与每个存储器部件独有的时钟对一起运行。该时钟端接方法最好通过存储器部件的一个控制信号(例如该存储器部件上的Vdd，VddQ或接地脚)来选择。例如，本发明可使含有一个控制电路的系统通过在有效运行期间占用时钟端接，而在停运期间释放时钟端接的方式来降低能耗。
应该理解，本发明并不局限于任何特定存储器系统或存储器模块的配置。本发明对本文叙述的DDR存储器模块特别有用，尤其是168-200针的DIMM，但是，本发明也可用于常规的SDRAM模块以及未来先进的存储器技术(例如，利用诸如DDR II技术进行存储的未来存储器)中。
为实现低功耗，低针数或高性能的系统，本发明的系统最好禁止默认的时钟端接(如上所述)，并采用几种可能的时钟控制方案中的任何一种方法(根据最终目的)。另一个端接/控制方法的例子包括芯片组上的转换控制驱动器，具有或者与每个时钟支路串联的阻性端接或者与每个时钟支路并联的R-C端接(电阻与电容串联)。
为了高性能(例如，具有时钟再驱动的DIMM)，该存储器系统最好还包括在源端的转换控制驱动器，具有上述同样的端接选择。此外时钟将连续地从控制器(或时钟缓冲器)传至每个DIMM(每个有一与DIMMPLL连接的很短的接头)。该方法将导致时钟具有与地址/控制总线(也在DIMM上被再驱动)大致相同的负载与延迟，而这将导致地址与时钟大致同时抵达DIMM。这将为DIMM提供最大可能的地址有效窗口，而不必延迟抵达DIMM的时钟。后一个方法目前经常使用，并有使送回控制器的延迟数据的缺陷-经常导致追加一个时钟等待时间(对性能的瞬时干扰)。最后，本方法还可以允许附加的DIMM共享同一个地址拷贝-降低存储器控制器的成本与针数。
本发明将允许对存储器模块进行开发，以便能在现有(新兴)的存储器子系统中运行，并且满足未来的存储器子系统的低能耗/低针数的需求—而不要求对现有/新兴系统的改变。对于184针寄存式DIMM而言，节能将大于等于200mW/DIMM，并且将允许系统与DIMM时钟串联，与地址/控制线相似-以此来扩大地址/控制窗口并增强系统读回路的定时功能。
如前所述，本发明并不局限于任何特定的存储器模块或者存储器系统或者最终应用。
权利要求
1.一种存储器部件，具有一个可选择的系统级时钟端接。
2.根据权利要求1的存储器部件，其特征在于所述可选择的时钟端接位于一个时钟网的一个端部或其附近。
3.根据权利要求1的存储器部件，其特征在于所述时钟端接位于一个时钟网的一个分流点或其附近。
4.根据权利要求1的存储器部件，包括用于启动和/或禁止所述时钟端接的一个开关。
5.根据权利要求4的存储器部件，其特征在于所述开关是一个FET开关。
6.根据权利要求5的存储器部件，其特征在于所述FET开关与该存储器部件上的一个未用的引脚连接。
7.根据权利要求5的存储器部件，还包括一个上拉或下拉的器件用以建立选自时钟端接启动和时钟端接禁止的一个正常操作模式。
8.根据权利要求7的存储器部件，还包括与外部信号的一个连接，用于重设所述上拉或下拉器件。
9.根据权利要求6的存储器部件，其特征在于所述FET开关通过所述未用的引脚经由与电源或接地连接而被启动或禁止。
10.包括权利要求9的存储器部件的一个存储器系统，还包括通过一个上拉或下拉器件与相反的电源干线连接的一个常规电源引脚。
11.根据权利要求1的存储器部件，其特征在于所述的部件即可运行于含有单点端接的时钟网的系统中又可运行于含有多点时钟网的系统中，其特征在于时钟端接方法选自由(i)单端端接，(ii)源串联端接，和(iii)源电容端接组成的组中。
12.一种存储控制器，包括用于确定所使用的存储器时钟端接类型的检测电路，借此对时钟驱动进行调整使之与该端接方法匹配。
13.一种存储器系统，包括(a)一个时钟驱动器，(b)一个存储器控制器，它包括用于确定所使用的存储器时钟端接类型的检测电路，借此对所述时钟驱动器进行调整使之与该端接方法匹配，(c)一个存储器部件，具有一个可选择的系统级时钟端接。
14.根据权利要求13的系统，还包括通过在有效运行周期内占用时钟端接和在停运周期内释放时钟端接的方式降低能源消耗的电路。
15.一种存储器模块，包括不只一个时钟端接方法，借此，该时钟端接允许多个存储器部件共享一个公用的时钟对或者与每个存储器部件独有的时钟对一起运行。
16.根据权利要求15的存储器模块，其特征在于所述时钟端接方法可通过发至该存储器部件的一个控制信号来选择。
17.根据权利要求15的存储器模块，其特征在于所述时钟端接方法可通过使用存储器部件上的Vdd，VddQ或接地引脚来选择，借此，该端接方法可以通过把所述的引脚与一个识别的供给源相连接的方式或者通过把该引脚不与下一级部件相连接的方式来选择。
18.根据权利要求17的存储器模块，其特征在于默认的端接选择是跨接在一个差分对上的一个电阻。
19.根据权利要求15的存储器模块，其特征在于所述模块是一个DDR存储器模块。
20.根据权利要求19的存储器模块，其特征在于所述模块选自由184针DDR存储器模块与200针DDR存储器模块组成的组。
21.根据权利要求20的存储器模块，其特征在于所述时钟端接方法可通过该存储器部件上的一个以前未用的引脚来选择。
22.根据权利要求20的存储器模块，其特征在于所述的时钟端接方法包括跨接在一个差分对上的一个电组的默认端接选择。
23.根据权利要求20的存储器模块，其特征在于所述时钟端接方法通过使用该存储器部件上的Vdd，VddQ或接地脚来选择，借此，该端接方法可以通过把所述的引脚与一个识别的供给源相连接的方式或者通过把该引脚不与下一级部件相连接的方式来选择。
24.根据权利要求15的存储器模块，其特征在于所述时钟端接方法包括所述模块的一个存储器部件上的一个开关，所述的开关启动或禁止所述的存储器部件上的时钟端接。
25.根据权利要求24的存储器模块，其特征在于所述的开关是一个FET开关。
26.根据权利要求25的存储器模块，其特征在于一个FET开关被用来启动或禁止每个时钟端接。
27.根据权利要求25的存储器模块，其特征在于FET开关有一个其中的端接被启动的默认有效(‘on’)状态。
28.一种存储器子系统，包括不只一种时钟端接方法，借此，该时钟端接允许多个存储器部件共享一个公用的时钟对或者与每个存储器部件的独有的时钟对一起运行。
29.根据权利要求28的存储器子系统，其特征在于一个FET开关被集成到所述子系统的一个时钟网中，以启动或禁止该存储器部件上的时钟端接。
30.根据权利要求28的存储器子系统，其特征在于所述FET开关包括一个‘导通电阻’，当该器件被启动时该导通电阻被用来提供时钟端接。
31.根据权利要求30的存储器子系统，一个FET开关被用于启动或禁止每个时钟端接。
32.根据权利要求30的存储器子系统，其特征在于所述FET开关作为默认状态为有效(‘on’)，借此端接被启动。
33.一种存储器子系统，包括具有通过被集成到一条时钟路径中的一个FET开关使一个或多个时钟被禁止的能力。
全文摘要
本发明包括在时钟/时钟缓冲器与存储器模块的元件间提供可选择的时钟端接的存储器系统和/或存储器模块。本发明提供正向与反向全兼容的一个存储器解决方法。本发明提供存储器模块本身,为在该组件上使用而设计的FET开关,以及包括启动/禁止引脚以使用这些模块的系统。该发明将允许对存储器模块进行开发以便能在现有(新兴)存储器子系统中运行,并且满足不要求改变现有(新兴)系统的未来存储器子系统对低能耗/低针数的需求,对于184针寄存式DIMM而言,节能将大于等于200mw/DIMM,而且与地址/控制线一样,允许系统串行连接DIMM时钟,借此,来扩大地址/控制窗口并增强系统的读回路定时功能。
文档编号G11C11/407GK1357889SQ0114257
公开日2002年7月10日 申请日期2001年12月3日 优先权日2000年12月4日
发明者马克·凯洛格, 史蒂文·A·格伦顿 申请人:国际商业机器公司