专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及具有可以扫描的锁存装置的半导体集成电路。
背景技术：
近些年来，采用在复杂化的同步型半导体集成电路中，设置可以扫描的锁存装置(扫描链)，仅仅切掉一部分的功能使得可以测试上述锁存装置的办法，来大幅度地缩短测试时间的技术，已成为主流。上述所谓可以扫描的锁存装置(扫描链)，指的是把多个寄存器等连接成一条或多条的链状，并使得存储在前一级的寄存器中的数据可以向后一级的寄存器中转移(扫描)的锁存装置。
特别是在用来形成安装存储电路和逻辑电路的混合安装存储器等的宏单元中，由于该宏单元具有多个输入输出端子，故为了提高半导体集成电路(半导体芯片)全体的故障检测率，具有上边所说的那种扫描功能，是必不可少的。
图1的概略图示出了现有的宏单元中的扫描的实现方法。该宏单元101是用来形成混合安装存储器等的宏单元。如图1所示，宏单元101由于具有多个输入输出端子(以下，叫做IO端子)102，故结果就变成为这些IO端子具有空间上的扩展地进行配置。在IO端子102上，设置有输入输出寄存器(以下，叫做IO寄存器)103。为了测试从宏单元的外部输入数据(外部通道)，这些IO寄存器103具有扫描功能，并串联地进行连接。
在这些IO寄存器103群的一端，连接有扫描输入端子104。在IO寄存器103群的另一端连接有扫描输出端子105。这样一来，就可以向扫描输入端子104输入要进行扫描的数据SI，从扫描输出端子105输出扫描后的数据SO。另外，扫描的执行，虽然在图中未画出来，但是此外还要使用控制用输入信号和时钟信号。
图2示出了现有的混合安装存储器宏单元的构成。在这里，示出了混合安装存储器宏单元的扫描的实现的一个例子。
如图2所示，该混合安装存储器宏单元111，具有图1所示的宏单元101、动作控制电路112和宏单元101B。宏单元101B是以动作控制电路为基准，使宏单元101进行镜像反转后的宏单元。在混合安装宏单元中，通常，为了增加存储器容量，而且公用地使用动作控制电路，把动作控制电路112夹在中间，把宏单元101和宏单元101B配置为使得具有镜像反转的关系。
在上述宏单元101、101B上，分别配置有128个IO寄存器和输入输出端子。在宏单元101的右端，设置有连接到IO寄存器群的右端上的扫描输入端子104。在宏单元101的左端，设置有连接到上述IO寄存器群的左端上的扫描输出端子105。
上述动作控制电路112，具有输入输出控制信号CNT的输入输出线，还具有存储控制信号CNT的寄存器。在动作控制电路112的右端设置有连接到上述寄存器上的扫描输入端子113。在动作控制电路112的下端，设置有连接到上述寄存器上的扫描输出端子114。
在上述宏单元101B的左端，设置有连接到IO寄存器群的左端上的扫描输入端子104B。在宏单元101B的右端，设置有连接到上述IO寄存器群的右端上的扫描输出端子105B。另外，还用布线把扫描输出端子114和扫描输入端子104B之间连接起来。
在如图4所示的那样地构成的存储器宏单元111中，采用向右端的扫描输入端子104输入要进行扫描的数据SI，从扫描输出端子105B输出扫描后的数据SO的办法，就可以实现存储器宏单元的扫描功能。
但是，存在着配置在扫描输入端子114和扫描输出端子104B之间的布线115，变成为横跨128个IO端子的长的布线，使扫描动作的性能劣化的问题。此外，还存在着布线115必须在存储器宏单元的外部设置，变成为对扫描动作的自动化的妨碍的问题。
发明内容
从某一侧面来看的本发明的半导体装置，具备在行方向和列方向上排列多个存储单元的存储单元阵列；对排列在上述行方向上的存储单元进行选择的行译码器；对排列在上述列方向上的上述存储单元进行选择的列译码器；从被选存储单元中读出数据的读出放大器；输入将存储在上述存储单元中的数据的多个输入端子；输出从上述存储单元中读出来的数据的多个输出端子；串联连接起来的多个第1寄存器，上述多个第1寄存器中的每一个，都依次使所存储的数据向相邻的寄存器内转移，上述多个第1寄存器中的每一个都连接到上述多个输入端子中的每一个上；串联连接起来的多个第2寄存器，上述多个第2寄存器中的每一个，都依次使所存储的数据向相邻的寄存器内转移，上述多个第2寄存器中的每一个都连接到上述多个输出端子中的每一个上；设置在上述串联连接的多个第1寄存器的一端上的第1扫描输入端子；设置在上述串联连接的多个第1寄存器的另一端上的第1扫描输出端子；设置在上述串联连接的多个第2寄存器的一端上的第2扫描输入端子；设置在上述串联连接的多个第2寄存器的另一端上的第2扫描输出端子；以及控制上述行译码器、列译码器和上述多个第1、第2寄存器的动作的动作控制器。
图1示出了现有的在阵列块中进行扫描的实现方法(框图)。
图2示出了现有的存储器宏单元的构成。
图3示出了构成本发明的实施例1的半导体集成电路的阵列块。
图4示出了构成本发明的实施例1的第1变形例的半导体集成电路的存储器宏单元。
图5示出了构成本发明的实施例1的第2变形例的半导体集成电路的存储器宏单元。
图6示出了构成本发明的实施例1的第3变形例的半导体集成电路的存储器宏单元。
图7示出了构成本发明的实施例2的半导体集成电路的阵列块。
图8示出了构成本发明的实施例3的半导体集成电路的阵列块。
图9示出了构成本发明的实施例3的第1变形例的半导体集成电路的存储器宏单元。
图10示出了构成本发明的实施例3的第2变形例的半导体集成电路的存储器宏单元。
图11示出了构成本发明的实施例4的半导体集成电路的阵列块。
图12示出了可以应用于本发明的各个实施例的扫描输入端子的设置场所。
具体实施例方式
以下，参看附图对本发明的实施例进行说明。在进行说明之际，在所有的图中，对于共同的部分都赋予共同的参照标号。
首先说明构成本发明实施例1的半导体集成电路的阵列块。
实施例1图3示出了实施例1的阵列块的构成。
如图3所示，在阵列块11内，形成有存储单元阵列12、行译码器13、列译码器14、读出放大器15和输入输出控制电路16。
在上述存储单元阵列12内，在行方向和列方向上矩阵状地排列有存储数据的存储单元。行译码器13，为了根据从外部输入进来的行地址选择行方向的存储单元，要对连接到上述存储单元上的字线WL进行选择。读出放大器15，放大从根据行译码器13选中的存储单元中读出来的电压。行译码器14，为了根据从外部输入进来行地址选择列方向的存储单元，选择连接到上述存储单元上的位线，并连接到DQ线上。输入输出控制电路16，在进行读出的情况下，把存储在存储单元中的数据一直传送到输出端子，在写入的情况下，则把输入到输入端子上的数据传送给存储单元。
在上述输入输出控制电路16上，配置有输入输出寄存器和扫描寄存器(以下，叫做IO寄存器)16A、输入输出端子(以下，叫做IO端子)16B、第1扫描输入端子SIR1、第2扫描输入端子SIL1、第1扫描输出端子SOL1和第2扫描输出端子SOR1。
在上述输入输出控制电路16的右端，配置有第1扫描输入端子SIR1。在上述输入输出控制电路16的左端，配置有第1扫描输出端子SOL1。而在第1扫描输入端子SIR1和第1扫描输出端子SOL1之间，排列有串联连接起来的多个IO寄存器16A。上述多IO寄存器16A，分别具有可以扫描的锁存装置，串联地连接起来形成扫描链。此外，在多个IO寄存器16A上，还分别连接有IO端子16B。
此外，在上述输入输出控制电路16的左端，配置第1扫描输入端子SIL1。在上述输入输出控制电路16的右端，配置第2扫描输出端子SOR1。而在第2扫描输入端子SIL1与第2扫描输出端子SOR1之间配置串联连接的多个IO寄存器16A。上述多个IO寄存器16A，与上述同样，分别具有可以扫描的锁存装置，并串联连接起来形成扫描链。此外，在多个IO寄存器16A上，分别连接IO端子16B。另外，第2扫描输入端子SIL1被配置在第1扫描输出端子SOL1的附近，第2扫描输出端子SOR1被配置在第1扫描输入端子SIR1的附近。
再有，布线17被连接在第1扫描输出端子SOL1和第2扫描输入端子SIL1之间。
在具有这样的构成的阵列块11中，已输入到扫描输入端子SIR1上的数据，依次扫描串联连接起来的多个IO寄存器16A，并传送给扫描输出端子SOL1。被传送至扫描输出端子SOL1的上述数据，通过布线被输入至扫描输入端子SIL1。已输入到上述扫描输入端子SIL1上的上述数据，依次扫描串联连接起来的多个IO寄存器16A，并传送至扫描输出端子SOR1。
如上所述，把扫描输入端子SIR1配置在阵列块11的右端，把将成为其输出的扫描输出端子SOL1配置在阵列块11的左端。此外，把扫描输入端子SIL1配置在阵列块11的左端，把将成为其输出的扫描输出端子SOR1配置在阵列块11的右端。然后，用布线17把配置在阵列块11的左端的扫描输出端子SOL1和扫描输入端子SIL1连接起来。借助于此，就可以在扫描输入端子SIR1与扫描输出端子SOR1之间形成扫描链，就可以使已输入到扫描输入端子SIR1上的数据向扫描输出端子SOR1进行扫描。
在这里，由于上述布线17，是把配置在附近的扫描输出端子SOL1和扫描输入端子SIL1之间彼此连接起来的布线，故不会变成为长的布线。因此。即便是在使已输入到扫描输入端子SIR1上的数据向扫描输出端子SOR1扫描的情况下，也可以减少扫描动作的性能劣化。
此外，在读出动作时，来自上述读出放大器15的输出，通过DQ线先存储在IO寄存器16A内，然后再从IO端子16B向外部输出。另一方面，在写入时，从外部输入至IO端子16B上的数据，要先存储在IO寄存器16A中，然后再通过DQ线向被选中的存储单元写入。
其次，对在上述阵列块11内设置有动作控制电路的存储器宏单元的构成进行说明。
图4示出了上述实施例1的第1变形例的存储器宏单元的构成。
如图4所示，存储器宏单元，具有图3所示的上述阵列块11和动作控制电路21。阵列块11内的构成，与图3所示的构成是一样的，在这里，仅仅示出了输入控制电路16内的扫描输入端子SIR1、SIL1和扫描输出端子SOL1、SOR1。在阵列块11的输入控制电路内配置有128个IO寄存器和128个IO端子。
就是说，扫描输入端子SIR1被配置在阵列块11的输入输出控制电路的右端，扫描输出端子SOL1被配置在上述输入输出控制电路的左端。而在扫描输入端子SIR1与扫描输出端子SOL1之间排列串联连接起来的64个IO寄存器。上述64个IO寄存器，分别具有可以扫描的锁存装置，形成扫描链。此外，在64个的IO寄存器上分别连接有IO端子。
扫描输入端子SIL1配置在上述输入输出控制电路的左端。扫描输出端子SOR1配置在上述输入输出控制电路的右端。而在扫描输入端子SIL1与扫描输出端子SOR1之间排列串联连接起来的64个IO寄存器。上述64个IO寄存器分别具有可以扫描的锁存装置，形成扫描链。此外，在64个IO寄存器上分别连接有IO端子。
此外，在上述动作控制电路21的右端，配置已连接到扫描输出端子SOL1上的扫描输入端子SIR2。在上述动作控制电路21的左端，配置扫描输出端子SOL2。在扫描输入端子SIR2与扫描输出端子SOL2之间，连接多个IO寄存器。上述多个IO寄存器具有可以扫描的锁存装置，形成扫描链。此外，在IO寄存器上分别连接有IO端子。
在上述动作控制电路21的左端，配置有扫描输入端子SIL2。在上述动作控制电路21的右端配置有已连接到扫描输入端子SIL1上的扫描输出端子SOR2。在扫描输入端子SIL2与扫描输出端子SOR2之间，连接有多个IO寄存器。上述多个IO寄存器，具有可以扫描的锁存装置，形成扫描链。此外，在IO寄存器上分别连接有IO端子。向该IO端子输入输出控制信号CNT。在从外部输入的控制信号CNT内有时钟信号或指令信号等。动作控制电路21，根据从外部输入进来的时钟信号产生在内部使用的各种动作信号，并把这些动作信号输出至行译码器13、列译码器14和输入输出控制电路16。就是说，动作控制电路21，根据从外部输入进来的时钟信号和指令信号，控制行译码器13、列译码器14和输入输出控制电路16的动作。
另外，布线22连接在扫描输出端子SOL1与扫描输入端子SIL2之间。
在具有这样的构成的存储器宏单元中，输入到扫描输入端子SIR1上的数据，依次扫描串联连接起来的多个IO寄存器，并传送给扫描输出端子SOL1，然后再传送给扫描输入端子SIR2。传送至扫描输入端子SIR2上的上述数据，扫描多个IO寄存器，传送至扫描输出端子SOL2。
传送给上述扫描输出端子SOL2上的上述数据，通过布线22被输入给扫描输入端子SIL2。输入至扫描输入端子SIL2上的数据，扫描多个IO寄存器，先被传送给扫描输出端子SOR2，然后再传送给扫描输入端子SIL1。输入至扫描输入端子SIL1上的上述数据，依次扫描串联连接起来的多个IO寄存器，传送给扫描输出端子SOR1。
如上所述，在上述阵列块11和动作控制电路21的左端每者一个地设有扫描输入端子和扫描输出端子，在它们的右端也每者一个地设有扫描输入端子和扫描输出端子。这样一来，在把阵列块11和动作控制电路21并排地配置时，结果就变成为使得扫描输出端子SOL1和扫描输入端子SIR2连接起来，而扫描输出端子SOR2和扫描输入端子SIL1连接起来。借助于此，即便是在用阵列块11和动作控制电路21构成存储器宏单元的情况下，在左端也可以每者一个地设置扫描输入端子和扫描输出端子，在右端也可以每者一个地设置扫描输入端子和扫描输出端子。另外，还用布线22把存储器宏单元的左端的扫描输出端子SOL2和扫描输入端子SIL2连接起来。
采用借助于这样的构成，向存储器宏单元的右端的扫描输入端子SIR1输入要进行扫描的数据SI，从扫描输出端子SOR1输出扫描后的数据SO的办法，就可以实现作为存储器宏单元的扫描功能。
在这里，由于上述布线22是把配置在动作控制电路21的左端的扫描输出端子SOL2和扫描输入端子SIL2之间彼此连接起来的布线，故不会变成为长的布线。因此，即便是在使输入至扫描输入端子SIR1上的数据SI向扫描输出端子SOR1进行扫描后输出数据SO的情况下，也可以抑制扫描动作的性能劣化。
其次，对在具有上述阵列块11和动作控制电路21的存储器宏单元中设置有阵列块11B的存储器宏单元的构成进行说明。在在2个阵列块11、11B中共用动作控制电路21的情况下，通常，要以动作控制电路21为中心把2个阵列块11和阵列块11B配置为进行镜像反转。
图5示出了上述实施例1的第2变形例的存储器宏单元的构成。
如图5所示，存储器宏单元具有上述阵列块11、动作控制电路21和阵列块11B。阵列块11B，是以动作控制电路21为对称轴进行镜像反转的阵列块。阵列块11和动作控制电路21的构成，与图4所示的构成是一样的。
上述阵列块11B内的构成，是使图3所示的构成进行镜像反转后的构成，在这里仅仅示出了输入输出控制电路内的扫描输入端子SIR1B、SIL1B和扫描输出端子SOL1B、SOR1B。在阵列块11B的输入控制电路内配置有128个IO寄存器和128个IO端子。
在上述阵列块11B的输入输出控制电路的右端，配置连接到扫描输出端子SOL2上的扫描输入端子SIR1B。在上述输入输出控制电路的左端，配置扫描输出端子SOL1B。在扫描输入端子SIR1B与扫描输出端子SOL1B之间，排列串联连接起来的64个IO寄存器。上述64个IO寄存器，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。此外，64个IO寄存器分别连接有IO端子。
在上述阵列块11B的左端，配置有扫描输入端子SIL1B。在上述阵列块11B的右端配置有串联连接到扫描输入端子SIL2上的扫描输出端子SOR1B。然后，把串联连接起来的64个IO寄存器排列在扫描输入端子SIL1B和扫描输出端子SOR1B之间。上述64个IO寄存器，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。此外，在64个IO寄存器上分别连接有IO端子。
另外，布线24连接在扫描输出端子SOL1B与SIL1B之间。
在具有这样的构成的存储器宏单元中，输入到扫描输入端子SIR1上的数据SI，依次扫描串联连接起来的多个IO寄存器，并传送给扫描输出端子SOL1，然后再传送给扫描输入端子SIR2。传送至扫描输入端子SIR2上的上述数据SI，扫描多个IO寄存器，传送至扫描输出端子SOL2，然后再传送给扫描输入端子SIR1B。另外，上述数据SI依次扫描串联连接起来的多个IO寄存器，传送给扫描输出端子SOL1B。
传送给上述扫描输出端子SOL1B上的上述数据SI，通过布线24被输入给扫描输入端子SIL1B。另外，上述数据SI，依次扫描串联连接起来的多个IO寄存器，先传送给SOR1B，然后再传送给扫描输入端子SIL2。输入至扫描输入端子SIL2上的上述数据SI，扫描多个IO寄存器，先被传送给扫描输出端子SOR2，然后再传送给扫描输入端子SIL1。另外，上述数据SI，依次扫描串联连接起来的多个IO寄存器，被传送给扫描输出端子SOR1，变成为数据SO进行输出。
如上所述，在上述阵列块11、动作控制电路21和阵列块11B的各自的左端每者一个地设有扫描输入端子和扫描输出端子，在它们的右端也每者一个地设有扫描输入端子和扫描输出端子。这样一来，在把阵列块11、动作控制电路21和阵列块11B并排地配置时，结果就变成为使得扫描输出端子SOL1和扫描输入端子SIR2连接起来，此外，还分别把扫描输出端子SOL2和扫描输入端子SIR1B、扫描输出端子SOR1B和扫描输入端子SIL2以及扫描输出端子SOR2和扫描输入端子SIL1连接起来。借助于此，即便是在用阵列块11、动作控制电路21和阵列块11B构成存储器宏单元的情况下，在左端也可以每者一个地设置扫描输入端子和扫描输出端子，在右端也可以每者一个地设置扫描输入端子和扫描输出端子。另外，还用布线24把存储器宏单元的左端的扫描输出端子SOL1B和扫描输入端子SIL1B连接起来。
采用借助于这样的构成，向存储器宏单元的右端的扫描输入端子SIR1输入要进行扫描的数据SI，从扫描输出端子SOR1输出扫描后的数据SO的办法，就可以实现作为存储器宏单元的扫描功能。
在这里，由于上述布线24是把配置在阵列块11B的左端的附近的扫描输出端子SOL1B和扫描输入端子SIL1B之间彼此连接起来的布线，故不会变成为长的布线。因此，即便是在使输入至扫描输入端子SIR1上的数据SI向扫描输出端子SOR1进行扫描后输出数据SO的情况下，也可以抑制扫描动作的性能劣化。
其次，对把由图4所示的阵列块11和动作控制电路21构成的存储器宏单元并排地配置的情况下的构成进行说明。
图6示出了上述实施例1的第3变形例的存储器宏单元的构成。
如图6所示那样地配置具有上述阵列块11和动作控制电路21的存储器宏单元31和使该存储器宏单元进行了镜像反转的存储器宏单元31B。
上述存储器宏单元31的构成，与图4所示的构成是一样的。在这里仅仅示出了阵列块11的输入控制电路内的扫描输入端子SIR1、SIL1和扫描输出端子SOL1、SOR1。另外，在动作控制电路21内，则示出了扫描输入端子SIR2、SIL2和扫描输出端子SOL2、SOR2。
此外，存储器宏单元31B的构成，与使图4所示的构成进行镜像反转后的构成是一样的，在这里，仅仅示出了阵列块11的输入控制电路内的SIR1B、SIL1B，和扫描输出端子SOL1B、SOR1B。另外，在动作控制电路21内，则示出了扫描输入端子SIR2B、SIL2B和扫描输出端子SOL2B、SOR2B。
在这里，用布线32把上述存储器宏单元31的左端的扫描输出端子SOL2和存储器宏单元31B的右端的扫描输入端子SIR2B之间连接起来。用布线33把存储器宏单元31B的右端的扫描输出端子SOR2B和存储器宏单元31的左端的扫描输入端子SIL2之间连接起来。另外，再用布线34把存储器宏单元31B的左端的扫描输出端子SOL1B和扫描输入端子SIL1B之间连接起来。
然后，把存储器宏单元31的右端的扫描输入端子SIR1当作要进行扫描的数据SI的输入端子，把存储器宏单元31的右端的扫描输出端子SOR1当作扫描后的SO的输出端子。
借助于这样的构成，即便是在多个存储器宏单元并列地配置起来的情况下，采用分别使相邻的扫描输出端子与扫描输入端子彼此进行连接的办法，就可以容易地构成扫描链。此外，还可以抑制扫描动作的性能劣化而不会使这时的扫描链变长。
此外，采用对配置在存储器宏单元31、31B的右端和左端的扫描输入端子SIR1/SOL2、SOR1/SIL2、SIR2/SOL1B、SOR2B/SIL1B登录到自动布线工具内的办法，还可以借助于自动布线功能形成用来实现扫描的上述布线32、33和34。倘利用这样的自动布线功能，则即便是在排列好的存储器宏单元间内存在着逻辑寄存器的情况下，也可以应对，可以进行自由度更高的布线形成。
如上所述，倘采用本发明的实施例1及其变形例，则可以减少因在外部形成长的布线引起的扫描动作的性能劣化，可以除去扫描动作的自动化中的障碍。
实施例2其次，对构成本发明的实施例2的半导体集成电路的阵列块进行说明。在本实施例2中，与上述实施例1不同之处是把多个缓冲器排列在第2扫描输入端子SIL1与第2扫描输出端子SOR1之间，除此之外与上述实施例1是一样的。
图7示出了实施例2的阵列块的构成。
如图7所示，在阵列块41内形成有存储单元阵列12、行译码器13、列译码器14、读出放大器15和输入输出控制电路42。
在上述输入输出控制电路42内，配置有IO寄存器42A、IO端子42B、第1、第2扫描输入端子SIR1、SIL1和第1、第2扫描输出端子SOL1、SOR1。
在上述输入输出控制电路42的右端，配置有第1扫描输入端子SIR1。在上述输入输出控制电路42的左端，配置有第1扫描输出端子SOL1。然后，把串联连接起来的多个IO寄存器42A，排列在第1扫描输入端子SIR1与第1扫描输出端子SOL1之间。上述多个IO寄存器42A，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。此外，在多个IO寄存器42A上，还分别连接有IO端子42B。
此外，在上述输入输出控制电路42的左端，配置有第2扫描输入端子SIL1。在上述输入输出控制电路42的右端，配置有第2扫描输出端子SOR1。然后，把串联连接起来的多个缓冲器42C，排列在第2扫描输入端子SIL1与第2扫描输出端子SOR1之间。另外，第2扫描输入端子SIL1，被配置在第1扫描输出端子SOL1的附近，第2扫描输出端子SOR1则配置在第1扫描输入端子SIR1的附近。
另外，把布线43连接在第1扫描输出端子SOL1和第2扫描输入端子SIL1之间。
在具有这样的构成的阵列块41中，输入到扫描输入端子SIR1上的数据，依次扫描串联连接起来的多个IO寄存器42A，并传送给扫描输出端子SOL1。已传送至扫描输出端子SOL1上的上述数据，通过布线43输入至扫描输入端子SIL1。另外，输入至扫描输入端子SIL1上的上述数据，则通过串联连接起来的缓冲器42C，传送给扫描输出端子SOR1。
如上所述，把扫描输入端子SIR1配置在阵列块41的右端，把将成为其输出的扫描输出端子SOL1配置在阵列块41的左端。此外，把扫描输入端子SIL1配置在阵列块41的左端，把将成为其输出的扫描输出端子SOR1配置在阵列块41的右端。然后，用布线43把配置在阵列块41的左端的扫描输出端子SOL1和扫描输入端子SIL1连接起来。借助于此，就可以在扫描输入端子SIR1与扫描输出端子SOR1之间形成扫描链，就可以使已输入到扫描输入端子SIR1上的数据向扫描输出端子SOR1进行扫描。
在这里，由于上述布线43是把彼此配置在附近的扫描输出端子SOL1和扫描输入端子SIL1之间连接起来的布线，故不会变成为长的布线。因此，即便是在使已输入至扫描输入端子SIR1上的数据向扫描输出端子SOR1进行扫描后输出数据的情况下，也可以抑制扫描动作的性能劣化。
如上所述，倘采用本发明的实施例2，则可以减少因在外部形成长的布线引起的扫描动作的性能劣化，可以除去扫描动作的自动化中的障碍。
实施例3其次，对构成本发明的实施例3的半导体集成电路的阵列块进行说明。在本实施例3中，与上述实施例1的不同之处，是在阵列块的一端一侧附近设置扫描输入端子和扫描输出端子，在另一端一侧不设置扫描输入端子和扫描输出端子，而是用布线把IO寄存器之间连接起来这一点，除此之外与实施例1是一样的。
图8示出了实施例3的阵列块的构成。
如图8所示，在阵列块51内，形成有存储单元阵列12、行译码器13、列译码器14、读出放大器15和输入输出控制电路52。
在上述输入输出控制电路52内配置有IO寄存器52A、IO寄存器52B、IO端子52C、扫描输入端子SIL1、扫描输出端子SOL1。
在上述输入输出控制电路52的左端，配置有扫描输入端子SIL1和扫描输出端子SOL1。在扫描输入端子SIL1上，连接有串联连接起来的多个IO寄存器52A的一端。这些多个IO寄存器52A，从输入输出控制电路52的左端朝向右端排列。
此外，多个IO寄存器52B，被串联连接，从输入输出控制电路52的右端朝向左端排列。被连接在多个IO寄存器52A的另一端与多个IO寄存器52B的一端之间，多个IO寄存器52B的另一端被连接到扫描输出端子SOL1上。
上述多个IO寄存器52A、52B分别具有可以扫描的锁存装置，形成扫描链。此外，在多个IO寄存器52A、52B上，分别连接有IO端子52C。另外，扫描输入端子SIL1被配置在扫描输出端子SOL1的附近。
在具有这样的构成的阵列块51中，输入到扫描输入端子SIL1上的数据依次扫描串联连接起来的多个IO寄存器52A、52B，被传送至扫描输出端子SOL1。
如上所述，在阵列块51的左端配置扫描输入端子SIL1，把将成为其输出的扫描输出端子SOL1同样地配置在阵列块51的左端。然后，把多个IO寄存器52A和52B串联连接在扫描输入端子SIL1和扫描输出端子SOL1之间。借助于此，就可以在扫描输入端子SIL1和扫描输出端子SOL1之间形成扫描链，就可以向扫描输出端子SOL1扫描已输入到扫描输入端子SIL1上的数据。
如上所述，采用在阵列块的单端附近分别每者一个地设置扫描输入端子和扫描输出端子的办法，即便是制作成各种各样的构成的存储器宏单元的情况下，也可以抑制因在外部形成长的布线而产生的扫描动作的性能劣化，进而可以消除在存储器宏单元的外部设置的布线，除去对扫描动作的自动化的障碍。
其次，对在上述阵列块51中设置有动作控制电路的存储器宏单元的构成进行说明。
图9示出了上述实施例3的第1变形例的构成。
如图9所示，存储器宏单元具有图8所示的上述阵列块51、和动作控制电路61。阵列块51内的构成与图8所示的构成是一样的，在这里，仅仅示出了输入控制电路52内的扫描输入端子SIL1和扫描输出端子SOL1。在阵列块51的输入控制电路内，配置有128个IO寄存器和128个IO端子。
就是说，在阵列块51的输入输出控制电路的左端，配置有扫描输入端子SIL1和扫描输出端子SOL1。而扫描输入端子SIL1和扫描输出端子SOL1之间，如图8所示，配置有串联连接起来的128个IO寄存器。上述128个IO寄存器，分别具有可以扫描的锁存装置，形成扫描链。此外，在128个IO寄存器上，还分别连接有128个IO端子。
此外，在上述动作控制电路61的下端，配置有扫描输入端子SID2。在上述动作控制电路61的左端，配置有被连接到上述扫描输入端子SID2上，同时还连接到扫描输入端子SIL1上的扫描输出端子SOR2。
在上述动作控制电路61的右端，配置有连接到上述扫描输出端子SOL1上的扫描输入端子SIL2。在上述动作控制电路61的左端配置有SOL2。而多个IO寄存器则被连接到扫描输入端子SIR2与扫描输出端子SOR2之间。上述IO寄存器，具有可以扫描的锁存装置，形成扫描链。此外，在IO寄存器上，还连接有未画出来的IO端子。该IO端子输入控制信号CNT。
在上述动作控制电路61的左端，配置有扫描输入端子SIL2。在上述动作控制电路61的下端，配置有连接到上述扫描输入端子SIL2上的扫描输出端子SOD2。扫描输出端子SOD2被配置在扫描输入端子SID2的附近。
另外，下端的扫描输入端子SID2，用来把右端的扫描输出端子SOR2引出至下端，扫描输入端子SID2和扫描输出端子SOR2仅仅用布线连接起来。同样，下端的扫描输出端子SOR2，用来把左端的扫描输入端子SID2引出至下端，也仅仅用布线把扫描输出端子SOR2和扫描输入端子SIL2连接起来。为此，动作控制电路61内的IO寄存器就全部被配置在扫描输入端子SIR2与扫描输出端子SOL2之间。
在具有这样的构成的存储器宏单元中，输入到扫描输入端子SID2上的数据SI，先被传送至扫描输出端子SOR2，然后再被传送至扫描输入端子SIL1。输入到扫描输入端子SIL1上的上述数据，依次扫描串联连接起来的IO寄存器，先被输入至扫描输出端子SOL1，然后被传送至扫描输入端子SIL2。另外，上述数据SI，扫描多个IO寄存器，被传送至扫描输出端子SOL2。
在上述存储器宏单元中，在把阵列块51和动作控制电路61并排地进行配置时，结果就变成为把扫描输出端子SOR2和扫描输入端子SIL1连接起来，把扫描输出端子SOL1和扫描输入端子SIR2连接起来。
采用借助于这样的构成，向存储器宏单元的下端的扫描输入端子SID2输入要进行扫描的数据SI，从扫描输出端子SOL2输出扫描后的数据SO的办法，就可以实现作为存储器宏单元的扫描功能。这时，由于该存储器宏单元作为一个扫描链起作用，故在外部不需要布线。借助于此，就可以减少设计上的限制，使该存储器宏单元的处理变得容易起来，同时还可以抑制扫描动作的性能劣化，进而消除设置在存储器宏单元的外部的布线，除去对扫描动作自动化的障碍。
其次，对在具有上述阵列块51和动作控制电路61的存储器宏单元中设置有阵列块51B的存储器宏单元的构成进行说明。在2个阵列块51、51B中共用动作控制电路61的情况下，通常，要以动作控制电路61为中心把2个阵列块51和51B配置为进行镜像反转。
图10示出了上述实施例3的第2变形例的存储器宏单元的构成。
如图10所示，存储器宏单元具有上述阵列块51、动作控制电路61和阵列块51B。阵列块51B，是以动作控制电路61为对称轴使阵列块51进行镜像反转的阵列块。阵列块51和动作控制电路61的构成，与图9所示的构成是一样的。
上述阵列块51B内的构成，是使图8所示的构成进行镜像反转后的构成，在这里仅仅示出了输入输出控制电路内的扫描输入端子SIR1B和扫描输出端子SOR1B。在阵列块51B的输入控制电路内配置有128个IO寄存器和128个IO端子。
在上述阵列块51B的输入输出控制电路的右端，配置连接到扫描输出端子SOR2上的扫描输入端子SIR1B。同样，在上述输入输出控制电路的右端，配置连接到SIL2上的扫描输出端子SOR1B。在扫描输入端子SIR1B与扫描输出端子SOL1B之间，如图9所示，排列串联连接起来的128个IO寄存器。上述128个IO寄存器，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。此外，128个IO寄存器上，还分别连接有IO端子。
在具有这样的构成的存储器宏单元中，输入到扫描输入端子SID2上的数据SI，先被传送至扫描输出端子SOR2，然后再被传送至扫描输入端子SIL1。输入到扫描输入端子SIL1上的上述数据，依次扫描串联连接起来的IO寄存器，先被输入至扫描输出端子SOL1，然后被传送至扫描输入端子SIL2。另外，上述数据SI，扫描多个IO寄存器，先被传送至扫描输出端子SOL2，然后再被传送至扫描输入端子SIR1B。
被传送至上述扫描输入端子SIR1B上的上述数据SI，依次扫描串联连接起来的多个寄存器，先被传送至扫描输出端子SOR1B，然后再被传送至扫描输入端子SIL2。另外，传送至上述扫描输入端子SIL2上的上述数据SI，被传送至扫描输出端子SOD2。
在上述存储器宏单元中，在把阵列块51、动作控制电路61和阵列块51B并排地进行配置时，结果就变成为把扫描输出端子SOR2和扫描输入端子SIL1连接起来，还分别把扫描输出端子SOL1和扫描输入端子SIR2、SOL2和扫描输入端子SIR1B、以及扫描输出端子SOR1B和SIL2连接起来。
采用借助于这样的构成，向存储器宏单元的下端的扫描输入端子SID2输入要进行扫描的数据SI，从存储器宏单元的下端的扫描输出端子SOL2输出扫描后的数据SO的办法，就可以实现作为存储器宏单元的扫描功能。这时，由于该存储器宏单元作为一个扫描链起作用，故在外部不需要布线。借助于此，就可以减少设计上的限制，使该存储器宏单元的处理变得容易起来，同时还可以抑制扫描动作的性能劣化，进而消除设置在存储器宏单元的外部的布线，除去对扫描动作自动化的障碍。
如上所述，倘采用本实施例3及其变形例，则可以减少因在外部形成长的布线而引起的扫描动作的性能劣化，可以除去扫描动作自动化中的障碍。
实施例4其次，对构成本发明的实施例4的半导体集成电路的存储器宏单元进行说明。该实施例4，是为了消除在阵列块内的IO寄存器间因保持失效所引起的数据的通过而设置的，使供给前一级的IO寄存器的时钟信号延迟的缓冲器，除此之外与实施例2的阵列块的构成是一样的。另外，在本实施例4中，把阵列块配置为以动作控制电路为中心进行镜像反转。
图11示出了实施例4的存储器宏单元的构成。
如图11所示，存储器宏单元71具有阵列块72、动作控制电路21和阵列块72B。阵列块72B以动作控制电路21为对称轴使阵列块72进行镜像反转。
上述阵列块72内的构成，在图3所示的阵列块11中，由于除去输入控制电路16外，具有存储单元阵列12、行译码器13、列译码器14、读出放大器15的构成是同样的，故在这里仅仅示出了输入控制电路内的构成。
阵列块72的输入输出控制电路，具有分别连接有IO端子的多个IO寄存器73、多个缓冲器75和76、第1扫描输入端子SIR3、第1扫描输出端子SOL3、第2扫描输入端子SIL3和第2扫描输出端子SOR3。
在上述阵列块72的右端，配置有第1扫描输入端子SIR3。在上述阵列块72的左端，配置有第1扫描输出端子SOR3。而把串联连接起来的多个(例如128个)IO寄存器73排列在第1扫描输入端子SIR3和第1扫描输出端子SOL3之间。上述多个IO寄存器，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。
另外，向输出级一侧的IO寄存器73，输入时钟信号SSCLK，向输入级一侧的IO寄存器73输入通过缓冲器75后的时钟信号SSCLK。时钟信号SSCLK，由动作控制电路21供给。此外，在多个IO寄存器73上还连接有多个(例如128个)IO端子。
此外，在上述阵列块72的左端，配置有第2扫描输入端子SIL3。在上述阵列块72的右端，配置有第2扫描输出端子SOR3。而把串联连接起来的多个缓冲器76排列在第2扫描输入端子SIL3与第2扫描输出端子SOR3之间。另外，第2扫描输入端子SIL3被配置在第1扫描输出端子SOL3的附近，第2扫描输出端子SOR3被配置在第1扫描输入端子SIR3附近。
上述阵列块72B的构成，是一种使上述阵列块72进行镜像反转的构成，在扫描输入端子SIL3B和扫描输出端子SORB之间，排列有串联连接起来的多个(例如128个)IO寄存器73B。上述多个IO寄存器73B，分别具有可以扫描的锁存装置，串联连接起来形成扫描链。
另外，向输出级一侧的IO寄存器73B，输入时钟信号SSCLK，向输入级一侧的IO寄存器73B输入通过缓冲器75B后的时钟信号SSCLK。时钟信号SSCLK，由动作控制电路21供给。此外，在多个IO寄存器73上还连接有多个(例如128个)IO端子。
此外，在扫描输入端子SIR3B和扫描输出端子SOL3B之间，排列有多个串联连接起来的缓冲器76B。另外，扫描输入端子SIR3被配置在扫描输出端子SOR3的附近，扫描输出端子SOL3被配置在扫描输入端子SIL3附近。另外，把布线77连接在扫描输出端子SOL3B与扫描输入端子SIL3B之间。
此外，动作控制电路21的构成，与图4所示的构成是同样的。
在上述存储器宏单元71中，在从扫描输入端子SIL3向扫描输出端子SOR3传送的通道中，没有IO寄存器，仅仅存在有缓冲器76和缓冲器76B。另外，在从扫描输入端子SIR3向扫描输出端子SOL3和从扫描输入端子SIL3B向扫描输出端子SOR3B传送的通道中，则存在IO寄存器73和IO寄存器73B。
上述时钟信号SSCLK是扫描转移用的时钟信号，IO寄存器73、73B对该时钟信号进行应答地把所存储的数据向后一级的IO寄存器输出。
在具有这样的构成的存储器宏单元中，输入到扫描输入端子SIR3上的数据SI，依次扫描串联连接起来的多个IO寄存器73，先传送至扫描输出端子SOL3，再传送至SIR2。这时，向后一级(接受数据一侧)的IO寄存器73供给未使之延迟的时钟信号SSCLK，向前一级(传送数据的一侧)的IO寄存器73供给被缓冲器75延迟后的时钟信号SSCLK。借助于此，使存储在后一级的IO寄存器73中的数据比存储在前一级的IO寄存器73中的数据先进行传送。这样一来，就可以防止因保持失效而产生的数据的通过。
传送至上述扫描输入端子SIR2的上述数据SI，扫描多个IO寄存器，先传送至扫描输出端子SOL2，再传送至扫描输入端子SIR3B。传送至扫描输入端子SIR3B的上述数据SI，通过串联连接起来的多个缓冲器76B，被传送至扫描输出端子SOL3B。
传送至上述扫描输出端子SOL3B的上述数据SI，通过布线被输入给扫描输入端子SIL3B。输入至扫描输入端子SIL3B的上述数据SI，依次扫描串联连接起来的多个IO寄存器73B，先被传送至扫描输出端子SOR3B，再传送至扫描输入端子SIL2。这时，与上边所说的同样，向后一级的IO寄存器73B供给未使之延迟的时钟信号SSCLK，向前一级的IO寄存器73B供给被缓冲器75延迟后的时钟信号SSCLK。借助于此，使存储在后一级的IO寄存器73B中的数据比存储在前一级的IO寄存器73B中的数据先进行传送。这样一来，就可以防止因保持失效而产生的数据的通过。
已输入至上述扫描输入端子SIR2的上述数据SI，扫描多个IO寄存器，先传送至扫描输出端子SOR2，再传送至扫描输入端子SIL3。另外，上述数据SI，通过串联连接起来的多个缓冲器76，被传送至扫描输出端子SO3。这样一来，在存储器宏单元71内进行了扫描后的数据SO，就可以从扫描输出端子SOR3输出。
如上所述，在本实施例4中，由于数据转移方向的后一级的IO寄存器比前一级的IO寄存器先接受时钟信号，故后一级的IO寄存器，在数据传送之后，才可接受从前一级的IO寄存器传送过来的数据。借助于此，就可以防止因保持失效而产生的数据的通过。本实施例，是使得对IO寄存器群的转移时钟的设计容易进行的例子。
此外，在上边所说的各个实施例中，虽然把扫描输入端子和扫描输出端子设置在左端和右端，但是，也可以如图12所示，在左端设置扫描输入端子SIL和扫描输出端子SO1。在右端设置扫描输入端子SIR和扫描输出端子SOR，在上端设置SIU和扫描输出端子SOU，以及在下端设置SID和扫描输出端子SOD。
如上所述，倘采用本发明的实施例，则可以提供这样的半导体存储电路在设定各种各样的构成的存储器宏单元的功能时，可以减少因在外部形成长的布线而产生的扫描动作的性能劣化，进而可以消除在存储器宏单元的外部设置的布线，除去对扫描动作的自动化的障碍。
另外，在上边所说的各个实施例中，作为上述阵列块虽然示出的是由存储单元阵列、行译码器、列译码器等构成的存储电路的例子，但是可以形成阵列块的电路并不限于存储电路，也可以是其它的电路群，例如也可以是逻辑电路。
此外，上边所说的各个实施例中的每一个，不仅可以单独实施，还可以适当组合起来实施。
再有，在上边所说的各个实施例中，还包括种种阶段的发明，借助于在各个实施例中所公开的多个构成要件的适当组合，还可以抽出种种阶段的发明。
对那些熟练的本专业的技术人员来说，还可以实现其它的优点和变形。因此，本发明在其更为宽阔的范围内不会受限于在本说明中所提供和讲解的那些特定细节和典型的实施例。因此，在不偏离由所附权利要求及其等效要求所限定的总的发明概念的精神和范围内还可以有种种的变形。
权利要求
1.一种半导体集成电路，包括具有某种功能的电路群；从外部输入向上述电路群输入的数据的多个输入端子；向外部输出从上述电路群输出的数据的多个输出端子；串联连接起来的多个第1寄存器，上述多个第1寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第1寄存器中的每一个，被连接到上述多个输入端子中的每一个上；串联连接起来的多个第2寄存器，上述多个第2寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第2寄存器中的每一个，被连接到上述多个输出端子中的每一个上；设置在上述串联连接起来的多个第1寄存器的一端上的第1扫描输入端子；设置在上述串联连接起来的多个第1寄存器的另一端上的第1扫描输出端子；设置在上述串联连接起来的多个第2寄存器的一端上的第2扫描输入端子；设置在上述串联连接起来的多个第2寄存器的另一端上的第2扫描输出端子；和控制上述电路群和多个第1、第2寄存器的动作的动作控制电路。
2.根据权利要求1所述的半导体集成电路，上述第1扫描输出端子和上述第2扫描输入端子，被相邻地配置在同一侧端部分，上述集成电路还具备在上述第1扫描输出端子和上述第2扫描输入端子之间形成的布线。
3.根据权利要求1所述的半导体集成电路，上述动作控制电路，具有被连接到输入端子和输出端子上的多个第3、第4寄存器；被连接到上述多个第3寄存器的一端上的第3扫描输入端子；被连接到上述多个第3寄存器的另一端上的第3扫描输出端子；被连接到上述多个第4寄存器的一端上的第4扫描输入端子；被连接到上述多个第4寄存器的另一端上的第4扫描输出端子，上述第3扫描输入端子被连接到上述第1扫描输出端子上，上述第4扫描输出端子被连接到上述第2扫描输入端子上。
4.根据权利要求3所述的半导体集成电路，上述第3扫描输出端子和上述第4扫描输入端子，被相邻地配置在同一侧端部分，上述集成电路还具备在上述第3扫描输出端子和上述第4扫描输入端子之间形成的布线。
5.根据权利要求1所述的半导体集成电路，上述电路群、多个输入端子、多个输出端子、多个第1和第2寄存器、第1扫描输入端子、第1扫描输出端子、第2扫描输入端子和第2扫描输出端子构成第1集成电路，上述动作控制电路与该第1集成电路相邻地配置，同时，在与上述第1集成电路相反的一侧，把上述动作控制电路夹在中间地配置具有使上述第1集成电路进行了镜像反转的构成的第2集成电路。
6.根据权利要求1所述的半导体集成电路，上述电路群具有在行方向和列方向上排列多个存储单元的存储单元阵列；对排列在上述行方向上的上述存储单元进行选择的行译码器；对排列在上述列方向上的上述存储单元进行选择的列译码器；从被选存储单元中读出数据的读出放大器。
7.一种半导体集成电路，包括具有某种功能的电路群；从外部输入向上述电路群输入的数据的多个输入端子；向外部输出从上述电路群输出的数据的多个输出端子；串联连接起来的多个第1寄存器，上述多个第1寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第1寄存器中的每一个，被连接到上述多个输入端子及多个输出端子中的每一个上；串联连接起来的多个缓冲器，上述多个缓冲器放大数据；设置在上述串联连接起来的多个第1寄存器的一端上的第1扫描输入端子；设置在上述串联连接起来的多个第1寄存器的另一端上的第1扫描输出端子；设置在上述串联连接起来的多个缓冲器的一端上的第2扫描输入端子；设置在上述串联连接起来的多个缓冲器的另一端上的第2扫描输出端子；和控制上述电路群和上述多个第1寄存器的动作的动作控制电路。
8.根据权利要求7所述的半导体集成电路，上述第1扫描输出端子和上述第2扫描输入端子，被相邻地配置在同一侧端部分，上述集成电路还具备在上述第1扫描输出端子和上述第2扫描输入端子之间形成的布线。
9.根据权利要求7所述的半导体集成电路，上述动作控制电路，具有被连接到输入端子和输出端子上的多个第2、第3寄存器；被连接到上述多个第2寄存器的一端上的第3扫描输入端子；被连接到上述多个第2寄存器的另一端上的第3扫描输出端子；被连接到上述多个第3寄存器的一端上的第4扫描输入端子；被连接到上述多个第3寄存器的另一端上的第4扫描输出端子，上述第3扫描输入端子被连接到上述第1扫描输出端子上，上述第4扫描输出端子被连接到上述第2扫描输入端子上。
10.根据权利要求9所述的半导体集成电路，上述第3扫描输出端子和上述第4扫描输入端子，被相邻地配置在同一侧端部分，上述集成电路还具备在上述第3扫描输出端子和上述第4扫描输入端子之间形成的布线。
11.根据权利要求7所述的半导体集成电路，上述电路群、多个输入端子、多个输出端子、多个第1寄存器、多个缓冲器、第1扫描输入端子、第1扫描输出端子、第2扫描输入端子和第2扫描输出端子构成第1集成电路，上述动作控制电路与该第1集成电路相邻地配置，同时，在与上述第1集成电路相反的一侧，把上述动作控制电路夹在中间地配置具有使上述第1集成电路进行了镜像反转的构成的第2集成电路。
12.根据权利要求7所述的半导体集成电路，上述电路群具有在行方向和列方向上排列多个存储单元的存储单元阵列；对排列在上述行方向上的上述存储单元进行选择的行译码器；对排列在上述列方向上的上述存储单元进行选择的列译码器；从被选存储单元中读出数据的读出放大器。
13.一种半导体集成电路，包括具有某种功能的电路群；从外部输入向上述电路群输入的数据的多个输入端子；向外部输出从上述电路群输出的数据的多个输出端子；串联连接起来的多个第1寄存器，上述多个第1寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第1寄存器中的每一个，被连接到上述多个输入端子中的每一个上；串联连接起来的多个第2寄存器，上述多个第2寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第2寄存器中的每一个，被连接到上述多个输出端子中的每一个上；设置在上述串联连接起来的多个第1寄存器的一端上的第1扫描输入端子；设置在上述串联连接起来的多个第2寄存器的一端上的第1扫描输出端子，上述第1扫描输出端子，与上述第1扫描输入端子相邻地进行配置；在上述串联连接起来的多个第1寄存器的另一端与上述串联连接起来的多个第2寄存器的另一端之间形成的布线；和控制上述电路群和多个第1、第2寄存器的动作的动作控制电路。
14.根据权利要求13所述的半导体集成电路，上述动作控制电路，具有输入数据的第3扫描输入端子；被连接到上述第3扫描输入端子上的第3扫描输出端子；被连接到每一个输入端子和输出端子上的多个第3寄存器；被连接到上述多个第3寄存器的一端上的第4扫描输入端子；被连接到上述多个第3寄存器的另一端上的第4扫描输出端子，上述第3扫描输出端子被连接到上述第1扫描输入端子上，上述第4扫描输入端子被连接到上述第1扫描输出端子上。
15.根据权利要求13所述的半导体集成电路，上述电路群、多个输入端子、多个输出端子、多个第1和第2寄存器、第1扫描输入端子、第1扫描输出端子和上述布线构成第1集成电路，上述动作控制电路与该第1集成电路相邻地配置，同时，在与上述第1集成电路相反的一侧，把上述动作控制电路夹在中间地配置具有使上述第1集成电路进行了镜像反转的构成的第2集成电路。
16.根据权利要求13所述的半导体集成电路，上述电路群具有在行方向和列方向上排列多个存储单元的存储单元阵列；对排列在上述行方向上的上述存储单元进行选择的行译码器；对排列在上述列方向上的上述存储单元进行选择的列译码器；从被选存储单元中读出数据的读出放大器。
17.一种半导体集成电路，包括具有某种功能的电路群；从外部输入向上述电路群输入的数据的多个输入端子；向外部输出从上述电路群输出的数据的多个输出端子；串联连接起来的多个第1寄存器，上述多个第1寄存器中的每一个依次把所存储的数据转移到相邻的寄存器内，上述多个第1寄存器中的每一个，被连接到上述多个输入端子及多个输出端子中的每一个上；串联连接起来的多个第1缓冲器，上述多个第1缓冲器放大数据；设置在上述串联连接起来的多个第1寄存器的一端上的第1扫描输入端子；设置在上述串联连接起来的多个第1寄存器的另一端上的第1扫描输出端子；设置在上述串联连接起来的多个第1缓冲器的一端上的第2扫描输入端子；设置在上述串联连接起来的多个第1缓冲器的另一端上的第2扫描输出端子；输出控制上述多个第1寄存器的数据转移动作的时钟信号的动作控制电路；和使从上述动作控制电路输出的上述时钟信号延迟后供给上述多个第1寄存器的多个第2缓冲器。
18.根据权利要求17所述的半导体集成电路，上述动作控制电路，具有被连接到输入端子和输出端子上的多个第2、第3寄存器；被连接到上述多个第2寄存器的一端上的第3扫描输入端子；被连接到上述多个第2寄存器的另一端上的第3扫描输出端子；被连接到上述多个第3寄存器的一端上的第4扫描输入端子；被连接到上述多个第3寄存器的另一端上的第4扫描输出端子，上述第3扫描输入端子被连接到上述第1扫描输出端子上，上述第4扫描输出端子被连接到上述第2扫描输入端子上。
19.根据权利要求17所述的半导体集成电路，上述电路群、多个输入端子、多个输出端子、多个第1寄存器、多个第1缓冲器、多个第2缓冲器、第1扫描输入端子、第1扫描输出端子、第2扫描输入端子和第2扫描输出端子构成第1集成电路，上述动作控制电路与该第1集成电路相邻地配置，同时，在与上述第1集成电路相反的一侧，把上述动作控制电路夹在中间地配置具有使上述第1集成电路进行了镜像反转的构成的第2集成电路。
20.根据权利要求17所述的半导体集成电路，上述电路群具有在行方向和列方向上排列多个存储单元的存储单元阵列；对排列在上述行方向上的上述存储单元进行选择的行译码器；对排列在上述列方向上的上述存储单元进行选择的列译码器；从被选存储单元中读出数据的读出放大器。
全文摘要
具有多个输入端子和输出端子的电路群。多个第1寄存器串联，每一个依次把所存储的数据转移到相邻的寄存器内且连接到上述多个输入端子中的每一个上。多个第2寄存器串联，每一个依次把所存储的数据转移到相邻的寄存器内且连接到上述多个输出端子中的每一个上。在上述分别串联连接的多个第1寄存器和多个第2寄存器的一端分别设置第1和第2扫描输入端子，在另一端分别设置第1和第2扫描输出端子。动作控制电路控制上述电路群和多个第1、第2寄存器的动作。
文档编号G11C8/02GK1411063SQ0114254
公开日2003年4月16日 申请日期2001年11月30日 优先权日2001年9月28日
发明者福田良 申请人:株式会社东芝