专利名称：交织地址生成装置的制作方法
技术领域：
本发明涉及通过数据排序而使通信线路中产生的突发错误容易纠正的交织地址生成装置，特别涉及可应用于特播码(Turbo code)纠错的交织地址生成装置。
背景技术：
第三代通信系统的世界标准化工作正在进行，对于特播编码器/解码器中包括的交织器/解交织器，提出Prime(素数)交织并被标准化。Prime交织是实现特播编码器所需的非均匀交织(随机交织)之一。在该Prime交织中，数据按地址顺序被写入到存储器中，通过按与写入时不同的顺序读出该存储器中写入的数据来进行数据排序。即，在Prime交织中，数据从地址0起依次被写入到存储器中后，对存储器的地址进行排序，按该排序过的地址的顺序来读出数据。由此，得到交织过的数据。
这里，如下定义以下说明中使用的用语。
“列交错图案值”c(i)(i＝1，2，...)是用集合来表示的“列交错图案”c0＝{c(i)}的元素。
“移位系数”q(j)(j＝1，2，...)是用集合来表示的“移位系数集”{q(j)}的元素。
“新移位系数”p(j)(j＝1，2，...)是用集合来表示的“新移位系数集”{p(j)}的元素。
“行交错图案值”P(j)(j＝1，2，...)是用集合来表示的“行交错图案”{P(j)}的元素。
为了区别表示集合和其元素，在表示集合时使用大括号{}。
图1是说明现有的Prime交织中的交织地址及交织图案的生成方法的图。如该图所示，Prime交织的交织地址生成方法由3个阶段构成。以下，依次说明每个阶段。(第1阶段)在第1阶段中，决定用于进行Prime交织的矩阵的行数R和列数C。行数R按照交织长度(インタリブサイズ)K(K＝320至8192)的值根据以下的条件来决定。R＝10(K＝481至530)R＝20(上述范围以外的K)此外，列数C根据以下的条件来决定。(1)R＝10的情况C＝53(2)R＝20的情况①求满足式(1)、而且为素数的最小的p。0≤(p+1)-K/R...(1)②用①中求出的p来进行式(2)所示的运算。if(0≤p-K/R)then go to③e1se C＝p+1...(2)③根据②的运算结果来进行式(3)所示的运算。if(0≤p-1-K/R)then C＝p-1 else C＝p...(3)通过以上来决定用于进行Prime交织的矩阵的行数R和列数C。(第2阶段)在第2阶段中，为了交错地址的列，计算各行的列交错图案。各行的列交错图案因第1阶段中求出的列数C取C＝p、C＝p+1、C＝p-1中的哪个值而有些不同。以下，说明C＝p、C＝p+1、C＝p-1的各个情况下列交错图案的计算方法。
在图1中，图案1是基本列交错图案c0＝{c(i)}，图案2-1是第1行的列交错图案{c1(i)}，图案2-2是第2行的列交错图案{c2(i)}，图案2-3是第3行的列交错图案{c3(i)}，图案2-(R-1)是第(R-1)行的列交错图案{cR-1(i)}。图案2-1～2-(R-1)都是设后述的“新移位系数集”为{p(j)}＝{1，7，11，...，s}的情况下的列交错图案值。
此外，图案3-1、3-2、3-3分别集中表示C＝p、C＝p+1、C＝p-1的各个情况下的列交错图案，图案4概念性地表示行的交错。
首先，说明C＝p的情况下各行的列交错图案的计算方法。<AC＝p的情况>
(A-1)首先，选取与满足式(1)的最小素数p具有表1所示的对应关系的已知的原始素数g0。
表1(A-2)接着，根据式(4)来求基本列交错图案c0＝{c(i)}(i＝1，2，...，p-2，而c(0)＝1)。c(i)＝[g0×c(i-1)]mod p， i＝1，2，...(p-2)，而c(0)＝1...(4)根据式(4)，基本列交错图案为c0＝{c(i)}＝{c(0)＝1，c(1)，c(2)，...，c(p-2)}。例如，如果{c(i)}＝{2，3，1，0，4}，则原来的第3列(i＝0)的地址被交错为第1列的地址，原来的第4列(i＝1)的地址被交错为第2列的地址，原来的第2列(i＝2)的地址被交错为第3列的地址，原来的第1列(i＝3)的地址被交错为第4列的地址，原来的第5列(i＝4)的地址被交错为第5列的地址。(A-3)接着，根据基本列交错图案c0来求各行的列交错图案{cj(i)}。在求各行的列交错图案{cj(i)}时，首先求移位系数集q0＝{q(j)}＝{q(0)＝1，q(1)，q(2)，...，q(R-1)}。移位系数集q(j)取满足下式(5)～(7)的值。g.c.d{q(j)，p-1}＝1...(5)q(j)＞6 ...(6)q(j)＞q(j-1) j＝1，2，...(R-1)，而q(0)＝1 ...(7)这里，g.c.d表示最大公约数，移位系数q(j)都是素数。此外，设与第1行有关的移位系数为q(0)＝1。例如，在R＝5的情况下，{q(j)}＝{1，7，11，13，17}。(A-4)接着，求新移位系数集{p(j)}(j＝0，1，...R-1)。新移位系数集{p(j)}(j＝0，1，...R-1)。新移位系数集{p(j)}根据预先定义的行交错图案{P(j)}，按照式(8)变换移位系数集{q(j)}来求。q(P(j))＝q(j)...(8)例如，如果{P(j)}＝{4，1，0，3，2}，{q(j)}＝{1，7，1 1，13，17}，则新移位系数集为{p(j)}＝{13，7，17，11，1}。(A-5)用(A-2)中求出的基本列交错图案c0和(A-4)中求出的新移位系数集{p(j)}，根据式(9)来求第j行(j＝0，1，...，R-1)的列交错图案{cj(i)}。cj(i)＝c([i×p(j)]mod(p-1)，i＝0，1，2，...，(p-2)，而cj(p-1)＝0...(9)例如，如果{p(j)}＝{1，7，11，...，s}，则式(9)的计算结果如图案2-1～2-(R-1)所示。将此情况下各行的交错图案集中为图案3-1。
接着，说明C＝p+1的情况下各行的列交错图案的计算方法。<BC＝p+1的情况>(B-1)进行与(A-1)同样的处理。(B-2)进行与(A-2)同样的处理。(B-3)进行与(A-3)同样的处理。(B-4)进行与(A-4)同样的处理。(B-5)用(B-2)中求出的基本列交错图案c0和(B-4)中求出的移位系数集{p(i)}，根据式(10)来求第j行(j＝0，1，...，R-1)的列交错图案{cj(i)}。cj(i)＝c([i×p(j)]mod(p-1)，i＝0，1，2，...，(p-2)，而cj(p-1)＝0，cj(p)＝0...(10)例如，如果{p(j)}＝{1，7，11，...，s}，则式(10)的计算结果如2-1～2-(R-1)所示。将此情况下各行的交错图案集中为图案3-2。
接着，说明C＝p-1的情况下各行的列交错图案的计算方法。<CC＝p-1的情况>(C-1)进行与(A-1)同样的处理。(C-2)进行与(A-2)同样的处理。(C-3)进行与(A-3)同样的处理。(C-4)进行与(A-4)同样的处理。(C-5)用(C-2)中求出的基本列交错图案c0和(B-4)中求出的移位系数集{p(i)}，根据式(11)来求第j行(j＝0，1，...，R-1)的列交错图案{cj(i)}。cj(i)＝c([i×p(j)]mod(p-1)-1，i＝0，1，2，...，(p-2)...(11)例如，如果{p(j)}＝{1，7，11，..，s}，则式(11)的计算结果如2-1～2-(R-1)所示。将此情况下各行的交错图案集中为图案3-3。
通过以上来生成列交错图案。根据这样生成的交错图案按列方向来交错地址。(第3阶段)在第3阶段中，为了按行方向来交错地址，根据预定的行交错图案{P(j)}，如图案4所示来进行各行的交错。例如，如果{P(j)}＝{4，1，3，0，2}，则第j＝0行的地址被交错为第4行的地址。
作为各行的交错图案，按照行数R定义以下3个图案。PA对于R＝20，{19，9，14，4，0，2，5，7，12，18，10，8，13，17，3，1，16，6，15，11}PB对于R＝20，{19，9，14，4，0，2，5，7，12，18，16，13，17，15，3，1，6，11，8，10}PC对于R＝10，{9，8，7，6，5，4，3，2，1，0}对交织长度K如表2所示来分配各行的交错图案。
表2通过以上来生成行交错图案，根据生成的交错图案来进一步交错进行了列交错后的地址。通过以上来生成交织图案。
接着，参照图2来说明使用交织图案的数据排序。图2是说明使用交织图案的21比特数据排序的图。这里，设第1行的列交错图案为{c0(i)}＝{0，5，3，1，6，4，2}，第2行的列交错图案为{c1(i)}＝{0，3，6，2，5，1，4}，第3行的列交错图案为{c2(i)}＝{0，1，2，3，4，5，6}，设行交错图案为{P(j)}＝{2，1，0}。此外，向矩阵的各块如地址阵列5所示分配地址A0～A20。
首先，如地址阵列5所示，向分配了地址的存储器按行方向依次写入21比特数据{0，1，2，3，4，5，6，7，8，9，10，11，12，13，14，15，16，17，18，19，20}。即，数据#N(N＝0～20)被写入到地#N(N＝0～20)中。具体地说，数据0被写入到地址A0中，数据1被写入到地址A1中，数据2被写入到地址A2中，以下的数据也根据同样的规则被写入。
接着，根据列交错图案{c0(i)}、{c1(i)}、{c2(i)}，如地址阵列6所示对地址阵列5所示的各行的地址进行排序。接着，根据行交错图案{P(j)}，如地址阵列7所示对地址阵列6所示的列交错后的数据进行排序。
最后，根据如地址阵列7所示排序过的地址，从1行1列起按列方向读出数据，则依次读出A14、A7、A0、A15、A10、A5、A16、A13、A3、A17、A9、A1、A18、A12、A6、A19、A8、A4、A20、A11、A2。在此情况下，由于读出与各地址对应的数据，所以读出的数据为{14，7，0，15，10，5，16，13，3，17，9，1，18，12，6，19，8，4，20，11，2}。以上是使用交织图案进行的数据排序。
接着，以K＝1000的情况为例，参照图3来具体说明上述交织地址生成方法。图3是以交织长度K＝1000的情况为例来说明Prime交织的交织地址生成方法的图。
在图3中，图案9是基本列交错图案，图案10-0是基本列交错图案c0＝{c(i)}，图案10-1是第1行的列交错图案{c1(i)}，图案10-2是第2行列交错图案{c2(i)}，图案10-3是第3行列交错图案{c3(i)}，图案10-19是第19行的列交错图案{c19(i)}。此外，图案11集中表示各行的列交错图案，图案12概念性地示出行交错。
在第1阶段中，首先决定行数R。在K＝1000的情况下，根据上述条件，R＝20。接着决定列数C。将R＝20、K＝1000代入式(1)，得0≤(p+1)-1000/20，由于满足上式、且为素数的最小的p是53，所以决定为p＝53。接着，将R＝20、K＝1000、及p＝53代入式(2)，得p-K/R＝53-1000/20＝3 0，所以转移到式(3)。同样将R＝20、K＝1000、及p＝53也代入式(3)，得p-1-K/R＝53-1-1000/20＝2 0，所以C＝p-1＝52，将列数决定为52列。
通过以上来决定用于进行Prime交织的矩阵的行数R＝20和列数C＝p-1＝52。
在第2阶段中，求各行的列交错图案。
首先，根据式(4)来求基本列交错图案，得c0＝{c(i)}＝{c(0)，c(1)，c(2)，...，c(51)}＝{1，2，4，8，16，32，11，22，44，35，17，34，15，30，7，14，28，3，6，12，24，48，43，33，13，26，52，51，49，45，37，21，42，31，9，18，36，19，38，23，46，39，25，50，47，41，29，5，10，20，40，27}。由于p＝53，所以根据表1，g0＝2。
接着，根据式(5)～式(7)，移位系数集为{q(j)}＝{q(0)，q(1)，q(2)，...，q(19)}＝{1，7，11，17，19，23，29，31，37，41，43，47，53，59，61，67，71，73，79，83}。此外，根据表2，在K＝1000的情况下行交错图案为{P(j)}＝{19，9，14，4，0，2，5，7，12，18，10，8，13，17，3，1，16，6，15，11}。将该{q(j)}和{P(j)}代入式(8)，则新移位系数集{p(j)}为{p(j)}＝{p(0)，p(1)，p(2)，...，p(19)}＝{19，67，23，61，17，29，73，31，47，7，43，83，37，53，11，79，71，59，41，1}。将该{p(j)}和前述{c(i)}用于式(11)，则如图案10-1～10-19所示求出各行的列交错图案{cj(i)}。例如，{c0(i)}＝{0，11，37，31，...，30}{c1(i)}＝{0，13，36，40，...，18}{c2(i)}c{0，32，28，2，...，44}{c19(i)}＝{0，1，3，7，...，26}。将各行的列交错图案集中表示为图案11。
在第3阶段中，为了按行方向来交错地址，根据预定的行交错图案{P(j)}＝PA，如图案12所示来进行各行的交错。
接着，参照图4至图6来说明根据上述方法生成的列交错图案来进行的数据交错。图4是表示进行交织前的地址阵列的图，图5是表示根据列交错图案来交错列的地址阵列的图，图6是表示在交错列后、根据行交错图案来交错行的地址阵列的图。图4～图6所示的A0～A1039表示矩阵的地址。
首先，如图4所示，向分配了地址的存储器按行方向依次写入1040比特数据{0，1，2，...，1039}。接着，根据列交错图案{c0(i)}、{c1(i)}、...{c19(i)}，如图5所示对图11所示的各行的地址进行排序。
在第3阶段中，根据行交错图案{P(j)}＝PA，如图6所示对图5所示的列交错后的数据进行排序。
最后，按列方向读出如图6所示排序过的数据时，依次读出A998、A468、A728、...、A989、A490、A761、...、A991、A474、A770、...、A995、A515、A758、...、A1014、A508、A766。在此情况下，由于读出与各地址对应的数据，所以读出的数据为{998，468，728，...，989，490，761，...，991，474，770，...，995，515，758，...，1014，508，766}。以上是使用交织图案进行的数据排序。
然而，在上述现有的交织地址生成方法中，在求基本列交错图案{c(i)}时、和求各行的列交错图案时都需要进行模运算，所以有下述问题生成交织地址所需的运算量大，生成交织图案的负担大。例如，在交织长度K＝1000的情况下，在求基本列交错图案及各行的列交错图案时，分别都需要20×52＝1040次模运算，所以在交织长度大的情况下，处理负担特别大。
此外，在生成上述交织地址的电路中，在求基本列交错图案{c(i)}时、和求各行的列交错图案时都需要进行模运算，所以有下述问题生成交织图案需要几个周期的运算，发生处理延迟。
发明内容
本发明就是鉴于这些方面而提出的，其目的在于提供一种交织地址生成装置，在生成Prime交织的地址时，能够减轻生成交织图案的处理负担。
该目的是如下实现的在进行Prime交织时，预先算出基本列交错图案并存储到存储器中，根据该预先算出的基本列交错图案来生成交织地址。
图1是说明现有的Prime交织的交织地址及交织图案的生成方法的图；图2是说明使用现有的交织图案的21比特数据排序的图；图3是以交织长度K＝1000的情况为例来说明现有的Prime交织的交织地址生成方法的图；图4是表示进行现有的交织前的地址阵列的图；图5是表示根据现有的列交错图案来交错列的地址阵列的图；图6是表示在现有的列交错后，根据行交错图案来交错行的地址阵列的图；图7是本发明实施例1的交织地址生成装置的结构方框图；图8是说明本发明实施例1的Ptri(j)的计算方法的流程图；图9是表示进行本发明实施例1的交织前的地址阵列的图；图10是表示本发明实施例1的K＝1000的情况下的交织图案的图；图11是本发明实施例2的特播编码装置的结构方框图；图12是本发明实施例3的特播解码装置的结构方框图；图13是本发明实施例4的移动台装置的结构方框图。
具体实施例方式
首先，在说明各实施例的交织地址生成装置前，说明本发明的交织地址生成方法。生成交织地址由2个阶段构成，以下依次说明。在以下说明中的表与现有技术中说明的表相同。(第1阶段)在第1阶段中，决定用于进行Prime交织的矩阵的行数R和列数C。行数R按照与事前从对方台通知的数据传送速率对应的交织长度K(K＝320至8192)的值由以下的条件来决定。R＝10(K＝481至530)R＝20(上述范围以外的K)交织长度K表示以1帧(10msec)为单位来处理的数据长度。
此外，列数C根据以下的条件来决定。(1)R＝10的情况C＝53(2)R＝20的情况①求满足式(1)、而且为素数的最小的p。0≤(p+1)-K/R...…(1)②用①中求出的p来进行式(2)所示的运算。if(0≤p-K/R)then go to(③)else C＝p+1……(2)③根据式(3)来决定C。if(0≤p-1-K/R)then C＝p-1 else C＝p ……(3)通过以上来决定用于进行Prime交织的矩阵的行数R和列数C。
在第2阶段中，重新计算进行Prime交织时写入到矩阵中的数据的地址。在本说明书中，将重新算出的各地址称为“交织地址”，而将交织地址排列成的矩阵称为“交织图案”。即，“交织地址”相当于用矩阵来表现的“交织图案”的元素。
这里，如下定义以下说明中使用的用语。
“列交错图案值”c(i)(i＝1，2，...)是用集合来表示的“列交错图案”c0＝{c(i)}的元素。
“移位系数”q(j)(j＝1，2，...)是用集合来表示的“移位系数集”{q(j)}的元素。
“行交错图案值”P(j)(j＝1，2，...)是用集合来表示的“行交错图案”{P(j)}的元素。
为了区别表示集合和其元素，在表示集合时使用大括号{}。
生成的交织地址因第1阶段中求出的列数取C＝p、C＝p+1、C＝p-1中的哪个值而有些不同，所以分成C＝p、C＝p+1、C＝p-1的各个情况来说明交织地址的计算方法。<AC＝p的情况>
(A-1)首先，选取与满足式(1)的最小素数p如表1所示来对应的已知的原始素数g0。(A-2)将行交错图案存储到存储器(第1存储部件)中。作为各行的交错图案，按照行数R定义以下3个图案。PA对于R＝20，{19，9，14，4，0，2，5，7，12，18，10，8，13，17，3，1，16，6，15，11}PB对于R＝20，{19，9，14，4，0，2，5，7，12，18，16，13，17，15，3，1，6，11，8，10}PC对于R＝10，{9，8，7，6，5，4，3，2，1，0}对交织长度K如表2所示来分配该各行的交错图案。(A-3)根据式(12)来求基本列交错图案c0＝{c(i)}(i＝1，2，...，p-2，而c(0)＝1，c(p-1)＝0)，存储到存储器(第2存储部件)中。c(i)＝[g0×c(i-1)]mod p，i＝1，2，...(p-2)，而c(0)＝1并且c(p-1)＝0 ...(12)根据式(12)，基本列交错图案为c0＝{c(i)}＝{c(0)＝1，c(1)，c(2)，...，c(p-2)，c(p-1)＝0}。(A-4)接着，求移位系数集q0＝{q(j)}＝{q(0)＝1，q(1)，q(2)，...，q(R-1)}，存储到存储器(第3存储部件)中。移位系数q(j)根据式(5)～(7)来求。g.c.d{q(j)，p-1}＝1...(5)q(j)＞6...(6)q(j(j)＞q(j-1)j＝1，2，...(R-1)，而q(0)＝1 ...(7)这里，g.c.d表示最大公约数，q(j)都是素数。此外，设与第1行有关的移位系数为q(0)＝1。例如，在R＝5的情况下，{q(j)}＝{1，7，11，13，17}。(A-5)
接着，根据行号来计算存储器(第2存储部件)中存储的基本列交错图案c0＝{c(i)}的表示存储器内的地址的存储器地址Ptri(j)。然后，从存储器输出与存储器地址Ptri(j)对应的{c(i)}。即，在Ptri(j)被输入到存储器中的情况下，从存储器中读出c(Ptri(j))。
参照图8所示的流程图来说明Ptri(j)的计算方法。图8是说明Ptri(j)的计算方法的流图。
首先，在ST201中，判定列数i是否是0。在i＝0的情况下，在ST203中，将Q设定为0，进至ST204。在i≠0的情况下，在ST202中，将Q设定为q(j)，进至ST204。
进至ST204后，比较将ST202或ST203中决定的Q和后述ST206或ST207中决定的fi(j)相加所得的值和(p-1)，在p-1 Q+fi(j)的情况下，转移到ST208，而在p-1＜Q+fi(j)的情况下，转移到ST209。在ST208中，Ptri(j)被决定为Q+fi(j)，而在ST209中，Ptri(j)被决定为Q+fi(j)-(p-1)。
另一方面，在ST205中，判定列数i是否是1。在i＝0的情况下，在ST206中，fi(j)＝0，而在i≠0的情况下，在ST207中，fi(j)＝Ptri-1(j)。通过以上，Ptri(j)被决定为0至C-1中的某一个值。(A-6)接着，计算地址偏移值。地址偏移值通过将根据行号从存储器中读出的行交错图案值P(j)乘以阶段1中求出的列数C来计算。即，地址偏移值为P(j)×C。
通过以上，根据行号来计算c(Ptri(j))及地址偏移值P(j)×C。
然后，将根据相同行号算出的列交错图案值c(Ptri(j))和地址偏移值P(j)×C取同步并相加。其相加结果c(Ptri(j))+P(j)×C)表示i+1行j+1列交织地址。通过在i＝0～C-1、j＝0～R-1的范围内进行该操作，使第p(＝C)列为c(p-1)＝0，来生成交织图案。<BC＝p+1的情况>(B-1)进行与(A-1)同样的处理。(B-2)进行与(A-2)同样的处理。(B-3)
根据式(13)来求基本列交错图案c0＝{c(i)}(i＝1，2，...，p-2，而c(0)＝1，c(p-1)＝0，c(p)＝p)，存储到存储器(第2存储部件)中。c(i)＝[g0×c(i-1)]mod p，i＝1，2，...(p-2)，c(0)＝1，c(p-1)＝0，c(p)＝p......(13)根据式(13)，基本列交错图案为c0＝{c(i)}＝{c(0)＝1，c(1)，c(2)，...，c(p-2)，c(p-1)＝0，c(p)＝p}。(B-4)进行与(A-4)同样的处理。(B-5)进行与(A-5)同样的处理。(B-6)与(A-6)同样来计算地址偏移值。然后，将根据相同行号算出的c(Ptri(j))和地址偏移值P(j)×C取同步并相加所得的值表示i+1行j+1列交织地址。通过在i＝0～C-1、j＝0～R-1的范围内重复该操作，使第p(＝C-1)列为cj(p-1)＝0、第p+1(＝C)列为cj(p-1)＝p，来生成交织图案。<CC＝p-1的情况>(C-1)进行与(A-1)同样的处理。(C-2)进行与(A-2)同样的处理。(C-3)根据式(14)来求基本列交错图案c0＝{c(i)}(i＝1，2，...，p-2)，存储到存储器(第2存储部件)中。f(i)＝[g0×f(i-1)]mod p，i＝1，2，...(p-2)，c(0)＝1，c(i)＝f(i)-1 ......(14)根据式(14)，基本列交错图案为c0＝{c(i)}＝{c(0)＝1，c(1)，c(2)，...，c(p-2)}。(C-4)进行与(A-4)同样的处理。(C-5)进行与(A-5)同样的处理。(C-6)与(A-6)同样来计算地址偏移值。然后，将根据相同行号而算出的c(Ptri(j))和地址偏移值P(j)×C取同步并相加所得的值表示i+1行j+1列交织地址。通过在i＝0～C-1、j＝0～R-1的范围内重复该操作来生成交织图案。
这里，以K＝1000的情况为例，来具体说明上述交织地址生成方法。
在第1阶段中，首先决定行数R。由于K＝1000，所以行数被决定为R＝20。接着决定列数C。将R＝20、K＝1000代入式(1)，得0≤(p+1)-1000/20，由于满足上式、且为素数的最小的p是53，所以决定为p＝53。接着，将R＝20、K＝1000、及p＝53代入式(2)，得p-K/R＝53-1000/20＝3≥0，所以转移到式(3)。同样将R＝20、K＝1000、及p＝53也代入式(3)，得p-1-K/R＝53-1-1000/20＝2≥0，所以C＝p-1＝52，将列数决定为52列。
通过以上来决定用于进行Prime交织的矩阵的行数R＝20和列数C＝p-1＝52。
在第2阶段中，根据存储器地址Ptri(j)及地址偏移值来计算交织地址。
首先，在进行交织处理前，计算列交错图案{c(i)}、行交错图案{P(j)}、以及移位系数集{q(j)}并存储在存储器中。
首先，根据表1，K＝1000的情况下的行交错图案是{P(j)}＝PA＝{19，9，14，4，0，2，5，7，12，18，10，8，13，17，3，1，16，6，15，11}，将该值存储到存储器(第1存储部件)中。
此外，根据式(4)来求列交错图案{c(i)}，得c0＝{c(i)}＝{c(0)，c(1)，c(2)，...，c(51)}＝{0，1，3，7，15，31，10，21，43，34，16，33，14，29，6，13，27，2，5，11，23，47，42，32，12，25，51，50，48，44，36，20，41，30，8，17，35，18，37，22，45，38，24，49，46，40，40，28，4，9，19，39，26}，将其存储到存储器(第2存储部件)中。
此外，根据式(5)～式(7)，q(j)＝{1，7，11，13，17，19，23，29，31，37，41，43，47，53，59，61，67，71，73，79}，将该值存储到存储器(第3存储部件)中。
此外，作为初始值将{0，0，0，......0，0}存储到FIFO中。
接着，根据图8所示的流程图，在i＝0～C-1、j＝0～R-1的范围内计算存储器地址Ptri(j)。存储器地址Ptri(j)表示存储有基本列交错图案{c(i)}的第2存储部件的地址。
首先，参照图8来说明i＝0、j＝0的情况。由于i＝0，所以在ST203中，将Q设定为0，转移到ST204。此外，由于在ST205中i＝0，所以在ST206中f0(0)被设定为0。在ST204中，比较将ST203中设定的Q＝0、和ST207中设定的f0(0)＝0相加所得的值Q+f0(0)＝0和(p-1)＝52，由于p-1≥Q+f0(0)，所以转移到ST208。在ST208中，Ptr0(0)被设定为Q+f0(0)＝0。
在此情况下，按照Ptr0(0)，从存储器中读出c(Ptr0(0))＝c(0)＝1。
此外，在i＝0、j＝0的情况下，地址偏移值被算出为P(0)×C＝19×52＝988。
然后，将c(Ptr0(0))＝1和地址偏移值P(0)×C＝988取同步并相加所得的值c(Ptr0(0))+P(0)×C＝1+988＝989表示第1行1列的交织地址。
在i＝0～C-1、j＝0～R-1的范围内重复该操作，生成图10所示的交织图案。
最后，用如上所述生成的交织图案对数据进行排序。以下，用图9及图10来说明使用上述交织图案进行的数据排序。图9是表示进行交织前的地址阵列的图，图10是表示K＝1000的情况下进行交织后的地址阵列(交织图案)的图。
首先，如图9所示，向分配了地址的存储器中依次写入1040比特数据{0，1，2，...，52，53，54，...，104，105，106，...，1039}。即，数据N(N＝0～1039)被写入到地址N(N＝0～1039)中。具体地说，数据0被写入到地址A0中，数据1被写入到地址A1中，数据2被写入到地址A2中，以下的数据也根据同样的规则被写入。
接着，根据上述交织地址生成方法，如图10所示来更新图9所示的各行的地址。
接着，根据如图10所示排序过的地址，从1行1列起按列方向读出数据，则依次读出A998、A468、A728、...、A989、A490、A761、...、A991、A474、A770、...、A1014、A508、A766、...、A619。在此情况下，由于读出与各地址对应的数据，所以读出的数据为{998，468，728，...，989，490，761，...，991，474，770，...，1014，508，766，...，619}。以上是使用交织图案进行的数据排序。
这样，本实施例的交织地址生成装置的地址生成方法通过预先算出基本列交错图案并存储在存储器中，从而在生成交织地址时无需执行模运算，所以能够减轻生成交织图案的处理负担。
此外，通过计算地址偏移值并求各行的列交错图案，使模运算的次数减少，所以能够高速生成交织图案，也使生成交织图案的负担减少。
此外，生成对各列的每个行号算出的存储器地址Ptri(j)，通过根据该生成的存储器地址Ptri(j)读出基本列交错图案来求各行的列交错图案，所以能够在1个时钟内求各行的列交错图案。因此，根据本发明，能够高速生成交织图案。
以下，参照附图来详细说明本发明的实施例。
(实施例1)图7是本发明实施例1的交织地址生成装置的结构方框图。如该图所示，本实施例的交织地址生成装置具有行计数器11、存储器地址生成装置12、存储器13(第2存储部件)、存储器14(第1存储部件)、乘法器15(地址偏移值计算部件)、加法器16、以及大小比较部17。而存储器地址生成装置12具有存储器21(第3存储部件)、选择器22、加法器23、比较差分装置24、选择器25、以及FIFO 26。
行计数器11从第1行起依次将各行的行号输出到存储器14及存储器12。在此情况下，在输出第M行的行号的情况下，输出j＝M-1。即，首先输出第1列的行号j＝0至j＝R-1，接着依次输出第2列的行号j＝0至j＝R-1。在此情况下，根据从行计数器11输出的第N列的行号j来生成矩阵的j+1行N列的交织地址，所以通过重复该处理直至第C列来从行计数器11输出生成交织图案所需的行号。
存储器14预先存储与提前通知的交织长度K对应的行交错图案{P(j)}，将与行计数器11输出的行号j对应的行交错图案值P(j)输出到乘法器15。乘法器15将来自存储器14的行交错图案值P(j)乘以列数C来计算地址偏移值P(j)×C，输出到加法器16。
存储器地址生成装置12根据来自行计数器11的输出来计算存储器地址Ptri(j)，将算出的Ptri(j)输出到存储器13。以下，详细说明存储器地址生成装置12的结构。
在存储器地址生成装置12中，存储器21存储根据提前通知的交织长度K及式(5)～式(7)算出的移位系数集{q(j)}，将与来自行计数器11的行号j对应的移位系数q(j)输出到选择器22。选择器22选择初始值0和来自存储器21的移位系数q(j)中的某一个，输出到加法器23。具体地说，在从存储器21输出基于第1列的行号的移位系数q(j)的情况下，将0输出到加法器23，而在输出基于第1列以外列的行号以外的移位系数q(j)的情况下，将来自该存储器21的移位系数q(j)输出到加法器23。加法器23将来自后述FIFO 26的输出、和来自选择器23的输出相加，输出到比较差分装置24及选择器25。比较差分装置24比较来自加法器23的输出和p-1的值，将表示其中哪个是大值的大小判定信号输出到选择器25。此外，比较差分装置24将从加法器23的输出中减去行数C所得的值输出到选择器25。在大小判定信号表示来自加法器23的输出大的情况下，选择器25将来自加法器23的输出原封不动地作为Ptri(j)，输出到存储器13及FIFO 26。相反，在表示列数一方大的情况下，将来自比较差分装置24的从来自加法器23的输出中减去行数C所得的值作为Ptri(j)，输出到存储器13及FIFO 26。FIFO 26是具有与行数R相同的字符数的先入先出电路。作为初始值，向FIFO 26提供{0，0，0，......0}。
存储器13读出与来自比较差分装置24的Ptri(j)对应的c(Ptri(j))，输出到加法器16。加法器16将从存储器13输出的列交错图案值c(Ptri(j))和乘法器15的输出(地址偏移值)相加，输出到大小比较部17。大小比较部17只将来自加法器16的输出中比交织长度K小的值作为交织地址来输出。
通过以上来生成交织地址。
接着，以K＝1000的情况为例，再次参照图7来说明上述结构的交织地址生成装置的动作。在K＝1000的情况下，根据上述条件，得到R＝20，C＝p-1＝52。
在此情况下，从1行1列起按列方向依次计算20行52列矩阵的各元素的交织地址。即，从1行1列至1行20列按列方向依次进行计算，第2行以后也从1列至20列按列方向依次进行计算，第3行以后也重复相同的处理。
首先，生成1行1列的交织地址。从行计数器11将行号0输出到存储器14及存储器21。存储器14将与行号0对应的P(0)＝19从存储器中读出，输出到乘法器15。乘法器15将存储器14的输出P(0)＝19乘以列数C＝52，计算地址偏移值19×52＝988。算出的地址偏移值988被输出到加法器16。
此外，在存储器21将与行号0对应的q(0)＝1从存储器中读出，输出到选择器22。在此情况下，选择器22也输出初始值0。由于来自存储器21的移位系数q(j)是基于第1列行号的值，所以选择器22选择初始值0，输出到加法器23。加法器23将选择器22的输出0、和FIFO 26的输出0相加为0，将该0输出到比较差分装置24及选择器25。比较差分装置24将加法器23的输出减去行数C并输出到选择器25，并且由于列数C＝52大于加法器23的输出0，所以将表示列数一方大的大小判定信号输出到选择器25。选择器25根据来自比较差分装置24的大小判定信号，选择来自加法器23的输出0，将Ptr0(0)＝0输出到存储器13及FIFO 26。FIFO 26将比较差分装置25的输出0写入到存储器中。
存储器13根据比较差分装置24的输出Ptr0(0)＝0将c(Ptr0(0))＝c(0)＝1从存储器中读出，输出到加法器16。加法器16将存储器13的输出c(0)＝1和乘法器15的输出988相加，将相加结果1+988＝989输出到大小比较部17。由于加法器16的输出989小于交织长度K＝1000，所以大小比较部17将989原封不动地作为新矩阵的1行1列的交织地址来输出。
接着，生成2行1列的交织地址。从行计数器11将行号1输出到存储器14及存储器21。对输出到存储器21的信号进行与输出行号0的情况相同的处理，向存储器13及FIFO 26输出Ptr0(1)。存储器14将与行号1对应的P(1)＝9从存储器中读出，输出到乘法器15。乘法器15将存储器14的输出P(1)＝9乘以列数C＝52，计算地址偏移值19×52＝468。算出的地址偏移值468被输出到加法器16。加法器16将存储器13的输出c(0)＝1和乘法器15的输出468相加，将相加结果1+468＝469输出到大小比较部17。由于加法器16的输出469小于交织地址K＝1000，所以大小比较部17将469原封不动地作为新矩阵的2行1列的交织地址来输出。
在从行计数器11输出行号2以后的情况下也进行同样的处理，决定新矩阵的第1列的交织地址。
行计数器11输出行号19后被复位。被复位后，行计数器11再次从0起输出用于生成第2列的交织地址的行号，第2列的交织地址也通过与第1列同样的处理来生成。对第3列以后也进行同样的处理，通过重复该处理，直至52列，来得到图10所示的交织图案。
这样，本实施例的交织地址生成装置通过将模运算的运算结果预先存储在存储器13中，从而在生成交织地址时无需执行模运算，所以能够减轻生成交织图案的处理负担。
此外，通过计算地址偏移值并求各行的列交错图案，使模运算的次数减少，所以能够高速生成交织图案，也使生成交织图案的负担减少。
此外，通过根据该存储器地址Ptri(j)从存储器13中读出基本列交错图案，将该读出的基本列交错图案和地址偏移值相加来生成各行的列交错图案，所以能够在1个时钟内求各行的列交错图案。因此，根据本实施例，能够高速生成交织图案。
(实施例2)在实施例2中，说明具有实施例1的交织地址生成装置的特播编码装置。图11是实施例2的特播编码装置的结构方框图。
本实施例的特播编码装置40具有递归组织卷积编码器41、43、以及交织器42。
递归组织卷积编码器41对输入的信息序列进行递归型组织卷积码的编码。交织器42对同样输入的信息序列进行实施例1中说明过的交织。递归组织卷积编码器43将从交织器42输出的信息序列作为输入来进行递归型卷积码的编码。
接着，说明如上所述构成的特播编码装置40的动作。输入到特播编码装置40的信息序列被输入到递归组织卷积编码器41及交织器42。此外，对输入到特播编码装置40的信息序列不进行编码处理而原封不动地输出。对输入到递归组织卷积编码器41的信息序列进行递归型组织卷积码的编码。此外，对输入到交织器42的信息序列用实施例1所示的交织图案进行交织处理后，输出到递归组织卷积编码器43。对输入到递归组织卷积编码器43的信息序列施加递归型组织卷积码的编码并输出。通过以上过程，未进行编码处理就输出的信息序列、和递归组织卷积编码器41及43进行编码处理而输出的信息序列合起来的3比特信息序列从特播编码装置40作为发送序列被输出。
于是，本实施例的特播编码装置40通过将实施例1中所示的交织地址生成装置应用于交织器42来削减模运算的次数，所以使进行交织时的运算量减少。
由此，能够实现可高速处理交织的特播编码装置40。
在本实施例中，说明了将实施例1的交织地址生成装置应用于特播编码装置的情况，但是不限于此，也可以应用于特播编码装置以外的进行交织的编码装置。
(实施例3)在实施例3中，说明具有实施例1的交织地址生成装置的特播解码装置。该特播解码装置接收从实施例3的特播编码装置输出的码序列并进行解码。图12是实施例3的特播解码装置的结构方框图。
本实施例的特播解码装置50具有软输出解码器51、53、交织器52、以及解交织器54。
软输出解码器51根据来自后述解交织器54的事前信息对实施例2所示的递归组织卷积编码器41进行过编码处理的接收序列及未进行编码处理就原封不动地输出的接收序列进行纠错解码。该事前信息是1比特前的接收序列的软判定信息。交织器52对软输出解码器51的输出用实施例1所示的交织图案进行交织处理。软输出解码器53根据软判定信息对实施例2所示的递归组织卷积编码器43进行过编码处理的接收序列及交织器52的输出进行纠错解码。解交织器54对从软输出解码器53输出的码序列用实施例1所示的交织图案进行解交织处理来得到信息序列，并且将处理结果作为事前信息输出到软输出解码器51。
接着，用图12来说明如上构成的特播解码装置50的动作。
递归组织卷积编码器41编码过的码序列和与原始信息序列对应的码序列由软输出解码器51根据来自解交织器54的事前信息进行解码。软输出解码器51解码过的信息序列由交织器52根据实施例1所示的交织图案进行交织处理，输出到软输出解码器53。来自交织器52的输出、和递归组织卷积编码器41编码过的码序列由软输出解码器53根据软判定信息进行解码，输出到解交织器54。解交织器54对软输出解码器53的输出按实施例1所示的交织图案进行解交织处理，得到信息序列。此外，进行过解交织处理的信息序列作为事前信息被输出到软输出解码器51。这样，反馈事前信息来重复进行解码。
于是，本实施例的特播解码装置50通过将实施例1中所示的交织地址生成装置应用于交织器52，从而在进行解码处理时无需进行模运算，所以使进行交织时的运算量减少。
由此，可望实现可高速处理交织的特播解码装置50。
在本实施例中，说明了将实施例1的交织地址生成装置应用于特播解码装置的情况，但是不限于此，也可以应用于任何进行交织的解码装置。
(实施例4)在实施例4中，说明应用实施例2所示的特播编码装置及实施例3所示的特播解码装置的移动台装置。图13是本发明实施例4的移动台装置的结构方框图。
如该图所示，移动台装置60具有天线61、接收部62、发送部63、解调部64、调制部65、解码处理部66、编码处理部67、话音编解码部68、数据输入输出部69、扬声器70、以及话筒71。解码处理部66具有解交织电路66A、速率匹配电路66B、以及纠错解码电路66C，而编码处理部67具有交织电路67A、速率匹配电路67B、以及纠错编码电路67C。
接收部62对经天线装置61接收到的接收信号进行下变频等无线接收处理。解调部64对接收部62的输出进行CDMA等规定的解调处理。在解码处理部66中，解交织电路66A用实施例1所示的交织图案进行解调部64的输出数据排序。解交织电路66A中进行的数据排序是与后述交织电路67A中进行的数据排序相反的排序。
在接收信号被进行重复(レピテイシヨン)处理的情况下，速率匹配电路66B对解交织电路66A的输出数据进行删截(パンクチヤリング)处理，而在接收信号被进行删截处理的情况下，对解交织电路66A的输出数据进行重复处理。纠错解码电路66C对速率匹配电路66B的输出进行实施例3所示的维特比解码等纠错解码处理，输出到话音编解码部68及数据输入输出部69。话音编解码部68对纠错解码电路66C的输出中的话音信号进行解码，从扬声器70产生解码过的话音。数据输入输出部69对纠错解码电路66C的输出中的话音信号以外的信号进行解码，得到接收数据。
此外，话音编解码部68对经话筒71取入的话音信号进行编码，输出到纠错编码电路67C。数据输入输出部69取入话音信号以外的发送信号，输出到纠错编码电路67C。纠错编码电路67C对话音编解码部68及数据输入输出部69的输出进行实施例3中所示的卷积编码处理等纠错编码处理，输出到速率匹配电路67B。速率匹配电路67B对纠错编码电路67C的输出施加重复处理或删截处理，输出到交织电路67A。交织电路67A对速率匹配电路67B的输出用实施例1所示的交织图案进行解调部64的输出数据排序，输出到调制部65。调制部65对交织电路67A的输出进行CDMA等规定的调制处理，输出到发送部63。发送部63对调制部65的输出信号进行上变频等规定的无线发送处理，经天线61进行发送。
用图13来说明如上所述构成的移动台装置60发送时的动作。在发送话音时，从话筒71取入的话音信号被进行AD变换，由话音编解码部68进行编码，该编码数据被输入到纠错编码电路67C进行卷积编码。纠错编码电路67C卷积编码过的数据被输出到速率匹配电路67B，施加重复处理或删截处理，输出到交织电路67A。交织电路67A用实施例1所示的交织图案来进行数据排序，输出到调制部65。排序过的数据由调制部65进行数字调制后，进行DA变换并输出到发送部63。数字调制过的数据由发送部63变换为无线信号，经天线61进行无线发送。
另一方面，在发送非话音数据时，经数据输入输出部69输入的非话音数据由纠错编码电路67C按照数据的传送速率施加卷积编码处理等纠错编码处理，输出到速率匹配电路67B。输出到速率匹配电路67B的非话音数据被进行与上述话音数据的处理同样的处理，被无线发送。
接着说明接收时的动作。经天线61接收到的电波由接收部62施加下变频、AD变换等规定的无线接收处理，输出到解调部64。进行过无线接收处理的数据由解调部64进行解调，输出到解交织电路66A。解调过的数据由解交织电路66A进行与发送时的交织相反的排序，输出到速率匹配电路66B。排序过的数据由速率匹配电路66B施加重复处理或删截处理，输出到纠错解码电路66C。施加过重复处理或删截处理的数据由纠错解码电路66C施加维特比解码等纠错解码处理后，数据在是话音数据的情况下被输出到话音编解码部68，而在是非话音数据的情况下被输出到数据输入输出部69。话音数据由话音编解码部68进行解码，经扬声器70输出话音。非话音数据经数据输入输出部69输出到外部。
于是，本实施例的移动台装置60对于非话音数据，通过在纠错编码电路67C及纠错解码电路66C中分别使用包含实施例1的交织地址生成装置的特播编码装置40和特播解码装置50，能够对非话音通信得到BER(比特差错率)更低的高传输品质的通信特性。此外，由于特播编码装置40及特播解码装置50中包含的交织器的结构是通过削减了模运算能够在1个时钟内得到编码/解码输出的实施例1的交织地址生成装置的结构，所以能够得到减少运算量、而且削减消耗功率、可高速处理的移动台装置60。通过在调制部65中包括扩频装置65B，在解调部64中包括解扩装置64A，能够应用于CDMA通信。
本实施例的移动台装置60的内部结构可以应用于基站装置。即，具有上述结构的基站装置可以通过进行上述编码处理、调制处理、无线发送处理来发送数据，可以通过进行上述解码处理、解调处理、无线接收处理来接收数据。
如上所述，根据本发明，通过将模运算的运算结果预先存储在存储器中，从而在生成交织地址时无需执行模运算，所以能够减轻生成交织图案的处理负担。
此外，通过计算地址偏移值并求各行的列交错图案，使模运算的次数减少，所以能够高速生成交织图案，也使生成交织图案的负担减少。
此外，由于根据对各列的每个行号算出的存储器地址及地址偏移值来计算交织地址，无需求新的移位系数集，所以能够削减运算量，高速生成交织图案。
本申请基于2000年3月17日在日本国申请的特愿2000-076879(日本专利)。该申请的内容全部包含于此。
产业上的可利用性适用于通过数据排序而使通信线路中产生的突发错误容易纠正的交织地址生成装置，特别适用于可应用于特播码纠错的交织地址生成装置领域。
权利要求
1.一种交织地址生成装置，包括行计数器，对各列输出分配了交织地址的矩阵的行号；存储器地址生成部件，根据从上述行计数器输出的行号来生成存储器地址；地址偏移值计算部件，通过将与上述行计数器输出的行号对应的行交错图案值乘以上述矩阵的列数来计算地址偏移值；以及加法部件，将与上述存储器地址生成部件生成的存储器地址对应的列交错图案值和上述地址偏移值相加来生成交织地址。
2.如权利要求1所述的交织地址生成装置，其中，包括存储矩阵的行交错图案的第1存储部件、和存储上述矩阵的列交错图案的第2存储部件；地址偏移值计算部件从上述第1存储部件中读出与从行计数器输出的行号对应的行交错图案值，通过将该读出的行交错图案值乘以上述矩阵的列数来计算地址偏移值；加法部件从上述第2存储部件中读出与上述存储器地址生成部件生成的存储器地址对应的列交错图案值，将该读出的列交错图案值和上述地址偏移值相加来生成交织地址。
3.如权利要求1所述的交织地址生成装置，其中，存储器地址生成部件包括第3存储部件，存储移位系数集；第1选择部件，在计算第1列的交织地址时输出初始值0，而在计算第2列以后的交织地址时从第3存储部件中读出与从行计数器输出的行号对应的移位系数，输出该读出的移位系数；以及第2选择部件，比较上述第1选择部件的输出和分配了交织地址的矩阵的列数，在上述第1选择部件的输出大时将从上述第1选择部件的输出值中减去列数所得的值选择为存储器地址，而在列数大时选择上述第1选择部件的输出值；将上述第2选择部件选择的输出值作为存储器地址来输出。
4.如权利要求3所述的交织地址生成装置，其中，包括存储器地址存储部件，存储从第2选择部件输出的存储器地址；以及第2加法部件，在生成矩阵的j行i列的交织地址时，将生成j行i-1列的交织地址时的存储器地址从上述存储器地址存储部件中读出，将该读出的存储器地址和第1选择部件的输出值相加。
5.一种包括交织地址生成装置的交织器，其中，上述交织地址生成装置包括行计数器，对各列输出分配了交织地址的矩阵的行号；存储器地址生成部件，根据从上述行计数器输出的行号来生成存储器地址；地址偏移值计算部件，参照与上述行计数器输出的行号对应的行交错图案值，通过将该参照的行交错图案值乘以上述矩阵的列数来计算地址偏移值；以及加法部件，参照与上述存储器地址生成部件生成的存储器地址对应的列交错图案值，将该参照的列交错图案值和上述地址偏移值相加来生成交织地址。
6.一种包括交织地址生成装置的解交织器，其中，上述交织地址生成装置包括行计数器，对各列输出分配了交织地址的矩阵的行号；存储器地址生成部件，根据从上述行计数器输出的行号来生成存储器地址；地址偏移值计算部件，参照与上述行计数器输出的行号对应的行交错图案值，通过将该参照的行交错图案值乘以上述矩阵的列数来计算地址偏移值；以及加法部件，参照与上述存储器地址生成部件生成的存储器地址对应的列交错图案值，将该参照的列交错图案值和上述地址偏移值相加来生成交织地址。
7.一种特播编码装置，包括第1卷积编码部件，对信息序列进行组织卷积编码；交织器，包括交织地址生成装置；以及第2卷积编码部件，对上述交织器进行过数据排序的信息序列进行卷积编码；上述交织地址生成装置包括行计数器，对各列输出分配了交织地址的矩阵的行号；存储器地址生成部件，根据从上述行计数器输出的行号来生成存储器地址；地址偏移值计算部件，参照与上述行计数器输出的行号对应的行交错图案值，通过将该参照的行交错图案值乘以上述矩阵的列数来计算地址偏移值；以及加法部件，参照与上述存储器地址生成部件生成的存储器地址对应的列交错图案值，将该参照的列交错图案值和上述地址偏移值相加来生成交织地址。
8.一种特播解码装置，包括第1解码部件，对接收序列进行软输出解码；交织器，对上述第1解码部件的解码结果进行数据排序；第2解码部件，对上述交织器进行过数据排序的码序列进行软输出解码；以及解交织器，对上述第2解码部件的解码结果进行数据排序；上述交织器及上述解交织器包括交织地址生成装置；上述交织地址生成装置包括行计数器，对各列输出分配了交织地址的矩阵的行号；存储器地址生成部件，根据从上述行计数器输出的行号来生成存储器地址；地址偏移值计算部件，参照与上述行计数器输出的行号对应的行交错图案值，通过将该参照的行交错图案值乘以上述矩阵的列数来计算地址偏移值；以及加法部件，参照与上述存储器地址生成部件生成的存储器地址对应的列交错图案值，将该参照的列交错图案值和上述地址偏移值相加来生成交织地址。
9.一种移动台装置，包括特播编码装置和特播码解码装置，其中特播编码装置包括第1卷积编码部件，对信息序列进行组织卷积编码；交织器，包括交织地址生成装置；以及第2卷积编码部件，对上述交织器进行过数据排序的信息序列进行卷积编码；特播解码装置包括第1解码部件，对接收序列进行软输出解码；交织器，根据上述交织地址生成装置生成的交织地址对上述第1解码部件的解码结果进行数据排序；第2解码部件，对上述交织器进行过数据排序的码序列进行软输出解码；以及解交织器，根据上述交织地址生成装置生成的交织地址对上述第2解码部件的解码结果进行数据排序。
10.一种基站装置，包括特播编码装置和特播码解码装置，其中特播编码装置，包括第1卷积编码部件，对信息序列进行组织卷积编码；交织器，包括交织地址生成装置；以及第2卷积编码部件，对上述交织器进行过数据排序的信息序列进行卷积编码；特播解码装置，包括第1解码部件，对接收序列进行软输出解码；交织器，根据上述交织地址生成装置生成的交织地址对上述第1解码部件的解码结果进行数据排序；第2解码部件，对上述交织器进行过数据排序的码序列进行软输出解码；以及解交织器，根据上述交织地址生成装置生成的交织地址对上述第2解码部件的解码结果进行数据排序。
11.一种交织地址生成方法，包括根据分配了交织地址的矩阵的行号来生成存储器地址的步骤；通过将与上述行号对应的行交错图案值乘以上述矩阵的列数来计算地址偏移值的步骤；以及将与存储器地址对应的列交错图案值和上述地址偏移值相加来生成交织地址的步骤。
全文摘要
存储器地址生成装置12生成存储器地址,乘法器15从存储矩阵的行交错图案的存储器14中读出与从行计数器11输出的行号对应的行交错图案值,通过将该读出的行交错图案值乘以上述矩阵的列数来计算地址偏移值,加法器16从存储上述矩阵的列交错图案的存储器13中读出与存储器地址生成装置生成的存储器地址对应的列交错图案值,将该读出的列交错图案值和上述地址偏移值相加来生成交织地址。
文档编号G11C8/00GK1366738SQ01800994
公开日2002年8月28日 申请日期2001年3月19日 优先权日2000年3月17日
发明者池田彻哉, 铃木秀俊, 山中隆太朗, 栗山元 申请人:松下电器产业株式会社