专利名称：：无体效应影响的电压提升电路的制作方法
技术领域：
：本发明涉及一种电压提升电路(chargepumpcircuit)，特别涉及一种消除体效应影响的电压提升电路。
背景技术：
：请参阅图1，图1为已知可擦除可编程只读存储器(erasableandprogrammablereadonlymemory，EPROM)10的示意图。可擦除可编程只读存储器10包含有一衬底(substrate)12，一源极(source)14，一漏极(drain)16，一浮动栅极(floatinggate)18，以及一控制栅极(controlgate)20。浮动栅极18与衬底12中的通道22之间以一氧化层24分离，而衬底12是连接于一参考电压Vbb(一般是使用接地电压作为该参考电压)，若可擦除可编程只读存储器10为N型金属氧化物半导体(NMOS)构造，则衬底12为P型掺杂区，而源极14及漏极16为N型掺杂区，相反地，若可擦除可编程只读存储器10为P型金属氧化物半导体(PMOS)构造，则衬底12为N型掺杂区，而源极14及漏极16为P型掺杂区。可擦除可编程只读存储器10的原理详述如下，输入控制栅极20的控制电压Vcg可改变浮动栅极18上所储存的电子(electron)，所以通过浮动栅极18上所储存的电子而进一步地改变形成通道22所需的临界电压(thresholdvoltage，Vt)。所以，在读取时，可擦除可编程只读存储器10依据浮动栅极18所储存的电子而区分为两种状态，其是将通道22中的电子经由氧化层24而驱动至浮动栅极18以改变浮动栅极18所储存的电子数目，因此，为了使可擦除可编程只读存储器10的源极14与漏极16导通，必须于控制栅极20输入一控制电压Vcg以修正浮动栅极18对通道22的影响，并经由读取源极14与漏极16之间导通的电流值以判定在该外加控制电压Vcg下，可擦除可编程只读存储器10所代表的状态为“1”或“0”。为了对可擦除可编程只读存储器10进行编程，可在控制栅极20输入10伏特的控制电压Vcg，在漏极16输入5伏特的电压Vd，以及在源极14输入接地电压Vs。当电子经由通道22自源极14移动至漏极16时，控制栅极20与源极14所形成的电场以及源极14与漏极16所形成的电场将电子拉向浮动栅极18。相反，为了对可擦除可编程只读存储器10进行擦除，在控制栅极20输入-10伏特的控制电压Vcg，在源极14输入5伏特的电压Vs，并将漏极16浮接(floating)，由于控制栅极20为负电压而源极14为正电压，所以控制栅极20与源极14所形成的电场将浮动栅极18上的电子驱动至源极14而达到擦除的效果。近年来，随着便携式(portable)电子产品的需求增加，可擦除可编程只读存储器10的技术以及市场应用也日益成熟扩大，例如闪速(flash)存储器，而便携式电子产品为了延长其使用时间，一般而言该便携式电子产品是工作在低操作电压的环境下，例如3.3伏特或5伏特，然而，如上所述，为了在进行擦除及编程的过程中分别在控制栅极20输入-10伏特及10伏特的控制电压Vcg，因此可擦除可编程只读存储器10必须使用电压提升电路，并利用该低操作电压来产生所需的控制电压Vcg以进行擦除及编程。请参阅图2，图2为图1所示的可擦除可编程只读存储器10的驱动电路30的示意图，驱动电路30包含有一存储器阵列(memoryarray)32，一时钟脉冲发生器34，一正电压提升电路36，一负电压提升电路38，以及一定位电路40。存储器阵列32是由多个以阵列方式排列的存储单元(memorycell)42组成，而通过定位电路40来处理存储器阵列32中的每一存储单元42。由于驱动电路30是经由一电源43来提供运行所需的操作电压Vdd，若该操作电压Vdd为一低电压电平，例如3.3伏特，则该操作电压Vdd便无法对存储单元42进行擦除及编程，因此利用正电压提升电路36来提供编程存储单元42所需的正电压(例如10伏特)，以及利用负电压提升电路38来提供擦除存储单元42所需的负电压(例如-10伏特)，此外，为了控制正电压提升电路36与负电压提升电路38的操作，所以通过时钟脉冲发生器34来产生非重叠(non-overlapping)的时钟脉冲信号以驱动正电压提升电路36与负电压提升电路38，其原理详述如下。请参阅图2、图3及图4，图3为图2所示的正电压提升电路36的示意图，而图4为图2所示的时钟脉冲发生器34的时钟脉冲信号的示意图。正电压提升电路36包含多个晶体管44、46、48、50、52以及多个电容54、56、58、60、62，其中晶体管44、46、48、50、52为金属氧化物半导体晶体管(MOStransistor)。时钟脉冲发生器34用来产生一第一时钟脉冲64输入电容54、58以及一第二时钟脉冲66输入电容56、60，且第一时钟脉冲64与第二时钟脉冲66的高低电压电平的电位差等于正电压提升电路36的操作电压Vdd。如图4所示，当在时间t0时，晶体管44导通并使操作电压Vdd对电容54进行充电，由于晶体管44对输出电压产生一压降Vt，所以端点A的电压为Vdd-Vt，当在时间t1时，第一时钟脉冲64产生一脉冲，其振幅为Vdd，而第二时钟脉冲66为低电位，所以端点A的电压为2Vdd-Vt，且由于晶体管46导通而端点A的电压2Vdd-Vt对电容56进行充电，所以端点B的电压为2Vdd-2Vt，同理，最后端点C的电压为5Vdd-5Vt，因此可以得到大于操作电压Vdd的电压5Vdd-5Vt。然而，一般而言，晶体管44、46、48、50、52的衬底(substrate)连接于接地电压，因此晶体管44、46、48、50、52的衬底与源极之间产生一压差而造成体效应(bodyeffect)，进一步地增加晶体管44、46、48、50、52导通时对输出电压所产生的压降Vt+dV，其中dV为体效应对Vt所产生的增量，所以，当电容54、56、58、60、62两端的电位差逐渐上升时，同样地会增加衬底与源极之间的压差，因此使体效应对输出电压产生更不利的影响而造成晶体管44、46、48、50、52导通时对输出电压所产生的有效电压增益减小，总之，在电压提升的过程中，由于体效应而造成实际电压提升的效率不佳。
发明内容因此本发明的主要目的在于提供一种消除体效应影响的电压提升电路，可改善电压提升的效率，以解决上述问题。本发明提供了一种电压提升电路，其包含多个驱动单元，以级联(cascade)的方式相连接，每一驱动单元包含一输入端，一输出端，一第一端点，一第二端点，一第一电容连接于该第一端点，一第二电容连接于该输出端，一第一晶体管，一第二晶体管，以及一第三晶体管。该第一晶体管包含一衬底(substrate)，连接于该第二端点，一栅极(gate)连接于该输出端，一漏极(drain)连接于该输入端，以及一源极(source)连接于该第一端点。该第二晶体管包含一衬底连接于该第二端点，一栅极连接于该第一端点，一漏极连接于该输入端，以及一源极连接于该输出端。该第三晶体管包含一衬底连接于该第二端点，一栅极连接于该第一端点，一源极连接于该第二端点，以及一漏极连接于该输出端。图1为已知可擦除可编程只读存储器的示意图。图2为图1所示的可擦除可编程只读存储器的驱动电路的示意图。图3为图2所示的正电压提升电路的示意图。图4为图2所示的时钟脉冲发生器的时钟脉冲信号的示意图。图5为本发明第一种电压提升电路的电路示意图。图6为图5所示的电压提升电路的驱动时序图。图7为本发明第二种电压提升电路的电路示意图。图8为图7所示的电压提升电路的驱动时序图。图9为本发明第三种电压提升电路的电路示意图。图10为本发明第四种电压提升电路的电路示意图。具体实施例方式请参阅图5及图6，图5为本发明第一种电压提升电路80的电路示意图，而图6为图5所示的电压提升电路80的驱动时序图。电压提升电路80用来提供较高的负电压，其包含一输入电路81，多个驱动单元82a、82b，以及一输出电路83。驱动单元82a、82b是以级联(cascade)的方式连接，且驱动单元82a与驱动单元82b为相同的电路，亦即两者不但包含相同的电路元件，而且电路元件的连接方式亦相同，此外，在不影响本发明的技术披露的情况下，图5中仅显示两个驱动单元82a、82b以利说明。其中驱动单元82a包含多个电容90、92，以及多个晶体管94、96、98，而驱动单元82b包含多个电容91、93，以及多个晶体管95、97、99。驱动单元82a中，晶体管94、96、98为P型金属氧化物半导体晶体管(PMOStransistor)，而晶体管94的衬底(substrate)连接于端点Y，栅极(gate)连接于端点Z，漏极(drain)连接于端点W，以及源极(source)连接于端点X，晶体管96的衬底连接于端点Y，栅极连接于端点X，漏极连接于端点W，以及源极连接于端点Z，晶体管98的衬底连接于端点Y，栅极连接于端点X，源极连接于端点Y，以及漏极连接于端点Z。此外，一时钟脉冲发生器84用来产生一第一时钟脉冲85，一第二时钟脉冲86，一第三时钟脉冲87，以及一第四时钟脉冲88而分别输入驱动单元82a、82b。如图6所示，第一时钟脉冲85，第二时钟脉冲86，第三时钟脉冲87，以及第四时钟脉冲88中仅在同一时间点发生一次电压电平变化，举例来说，本实施例中，时钟脉冲发生器84所产生的时钟脉冲信号的振幅大小等于操作电压Vdd，在时间t0时，只有第一时钟脉冲85发生电压电平Vdd变化，而在时间t1时，只有第三时钟脉冲87发生电压电平Vdd变化，所以时钟脉冲发生器84不会在同一时间点使多个时钟脉冲信号产生电压电平变化。请注意，电压提升电路80在开始运行前，为了避免电压提升电路80中的晶体管由于本身构造而造成P型掺杂区与N型掺杂区经由顺向偏压而产生导通现象(P-Njunctionconduction)，因此，先以操作电压Vdd输入各个晶体管的衬底以避免上述导通情形发生。此外，本实施例中，驱动单元82a、82b中的晶体管94、95、96、97、98、99是以三重阱(triplewell)的方式构成。电压提升电路80的运行详述如下，假设输入电路81在驱动单元82a的端点W所产生的电压电平为V0，且时钟脉冲发生器84所输出的高电压电平讯号与低电压电平讯号之间相差一操作电压Vdd。当时间t0时，第一时钟脉冲85由高电压电平下降，所以使端点W的电压电平下降一操作电压Vdd而变为V0-Vdd，此时第三时钟脉冲87为低电压电平而第四时钟脉冲88为高电压电平，因此，晶体管96为截止(off)而晶体管94为导通(on)，由于晶体管94导通，使得端点X的电压电平下降而使电容90储存更多的负电荷，且由于晶体管94的衬底是连接于端点Y，因此晶体管94受体效应的影响不明显。当在时间t1时，第三时钟脉冲87由低电压电平上升至高电压电平，因此使晶体管94截止且端点Z的电压电平增加Vdd，而在时间t2时，第四时钟脉冲88由高电压电平下降至低电压电平，由于电容90储存较多负电荷，所以端点X的电压电平在下降Vdd后，因为端点X的电压电平下降而导通晶体管98，当晶体管98导通时，端点Y的电压电平随着端点Z的电压电平而变动，例如当端点Z的电位上升时，端点Y的电位亦会因为晶体管98导通而随着端点Z的电位进一步地上升，因此，对晶体管96而言，晶体管98导通使晶体管96的衬底与源极趋向同一电压电平，进一步地减少体效应对晶体管96的临界电压(thresholevoltage，Vt)的影响，所以在t2至t3的时段中，不但使晶体管96导通，而且使晶体管96的栅极与源极之间的电位差增加而使晶体管96能传输更大的电流，所以正电荷通过晶体管96而自端点Z向端点W移动，因此电容92储存更多的负电荷，此外由于端点X的电压电平是以至少一Vt的压差在时间t2至t3的时段中低于端点W、Z的电压电平，因此端点W的电压电平消除了临界电压Vt的影响而将趋近于V0-Vdd，在时间t3时，第四时钟脉冲88由低电压电平上升至高电压电平，因此端点X的电压电平增加Vdd而使晶体管96截止。如上所述，驱动单元82a、82b是以级联的方式连接，所以驱动单元82a为第一级(firststage)，而驱动单元82b则为第二级(secondstage)。驱动单元82b是用来对驱动单元82a于端点Z的输出进行下一级的处理程序，当时间t4时，第三时钟脉冲87由高电压电平下降至低电压电平，所以使端点Z的电压电平趋近为V0-2Vdd，此时第一时钟脉冲85为低电压电平而第二时钟脉冲86为高电压电平，因此，晶体管97为截止而晶体管95为导通，还由于晶体管95导通，使得端点S的电压电平下降而使电容91储存更多的负电荷，而且晶体管95的衬底是连接在端点T，因此体效应对晶体管95的影响不大。当在时间t5时，第一时钟脉冲85由低电压电平上升至高电压电平，因此使晶体管95截止且端点R的电压电平增加Vdd，而在时间t6时，第二时钟脉冲86由高电压电平下降至低电压电平，由于电容91储存较多负电荷，所以端点S的电压电平在下降Vdd后，由于端点S的电压电平下降Vdd而导通晶体管99，当晶体管99导通时，端点T的电压电平随着端点R的电压电平而变动，因此，对晶体管97而言，晶体管99导通使晶体管97的衬底与源极趋向同一电压电平，进一步地减少体效应对晶体管97的临界电压(thresholdvoltage，Vt)的影响，所以不但晶体管97导通，而且使晶体管97的栅极与源极之间的电位差增加而使晶体管97能传输更大的电流，而且电容92所储存负电荷通过晶体管97而自端点Z向端点R转移，因此电容93会储存更多的负电荷，如上所述，端点Z的电压电平趋近于V0-2Vdd，在时间t7时，第二时钟脉冲86由低电压电平上升至高电压电平，因此端点S的电压电平增加Vdd而使晶体管97截止。请注意，在时间t4～t7间，驱动单元82a中的晶体管96总是处于截止状态，因此当驱动单元82b运行时，端点Z的电压电平不再受驱动单元82a影响。如上所述，经由时间t0～t7，使驱动单元82b的端点R的电压电平变成V0-2Vdd，最后经由输出电路83输出。如上所述，若电压提升电路80包含更多的驱动单元82a、82b，则可输出更低的负电压。本实施例中，由于晶体管98、99导通而使端点Y、T的电压电平随着端点Z、R的电压电平改变，因此在电压提升电路80运行的过程中，可以大幅避免体效应对实际输出电压的影响，因而提高电压提升的效率。此外，驱动单元82a、82b为循序驱动的，亦即当驱动单元82b运行时，驱动单元82a的晶体管96为截止而不会影响驱动单元82b，所以当一驱动单元运行时，相邻的驱动单元不会运行而影响该运行的驱动单元。请参阅图7及图8，图7为本发明第二种电压提升电路100的电路示意图，而图8为图7所示的电压提升电路100的驱动时序图。电压提升电路100用来提供较高的正电压，其包含一输入电路101，多个驱动单元102，以及一输出电路103。电压提升电路100将电压提升电路80中所使用的晶体管以N型金属氧化物半导体晶体(NMOStransistor)替换，而驱动单元102包含多个电容104、106，以及多个晶体管108、110、112。请注意，电压提升电路100在开始运行前，为了避免电压提升电路100中的晶体管由于本身构造而造成P型掺杂区与N型掺杂区经由顺向偏压而产生导通现象(P-Njunctionconduction)，因此先将接地电压输入各个晶体管的衬底以避免上述导通情形发生。此外，一时钟脉冲发生器114用来产生一第一时钟脉冲115，一第二时钟脉冲116，一第三时钟脉冲117，以及一第四时钟脉冲118而分别输入驱动单元102。电压提升电路100的运行详述如下，假设输入电路101在驱动单元102的端点W所产生的电压电平为V0，且时钟脉冲发生器114所输出的高电压电平讯号与低电压电平讯号之间相差一操作电压Vdd。当时间t0时，第一时钟脉冲115由低电压电平上升至高电压电平，所以使端点W的电压电平增加一操作电压Vdd而变为V0+Vdd，此时第三时钟脉冲117为高电压电平而第四时钟脉冲118为低电压电平，因此，晶体管110为截止而晶体管108为导通，还由于晶体管108导通，使得端点X的电压电平上升并使电容104储存更多的正电荷，并且由于端点X的电压电平上升而导通晶体管112，将来当晶体管112导通时，端点Y的电压电平会随着端点Z的电压电平而变动，因此，对晶体管110而言，晶体管112导通会使晶体管110的衬底与源极趋向同一电压电平，也进一步地减少体效应对晶体管110的临界电压的影响，当于时间t1时，第三时钟脉冲117由高电压电平降低至低电压电平，因此使晶体管108截止且端点Z的电压电平降低Vdd，而于时间t2时，第四时钟脉冲118由低电压电平上升至高电压电平，由于电容104储存较多正电荷，所以端点X的电压电平在上升Vdd后，不但导通晶体管110，而且使晶体管110的栅极与源极之间的电位差经由电容104的影响而增加，并使晶体管110能传输更大的电流，所以正电荷会通过晶体管110而自端点W向端点Z移动，因此使电容106储存更多的正电荷，此外，由于晶体管112为导通而减少晶体管110的体效应，所以端点Z的电压电平更容易趋近于V0+2Vdd，在时间t3时，第四时钟脉冲118由高电压电平下降至低电压电平，因此端点X的电压电平降低Vdd而使晶体管110截止。然后，由下一级的驱动单元102对端点Z的输出进行处理，在时间t4时，第三时钟脉冲117由低电压电平上升至高电压电平，所以端点Z的电压电平增加Vdd而变成V0+2Vdd，最后，如同电压提升电路80所述的操作程序，经由时间t0～t7，电压提升电路100使端点R的电压电平趋近V0+2Vdd，并经由输出电路103输出。如上所述，若电压提升电路100包含更多的驱动单元102则会输出更高的正电压，且本实施例中，由于晶体管112导通而使端点Y的电压电平随着端点Z的电压电平改变，因此在电压提升电路100运行的过程中可以大幅避免体效应对实际输出电压的影响，因而提高电压提升的效率，而且当一驱动单元运行时，相邻的驱动单元不会运行而影响该运行的驱动单元。请参阅图5，图6及图9，图9为本发明第三种电压提升电路130的电路示意图。电压提升电路130是改变电压提升电路80中驱动单元82的晶体管98的连接方式，并用来提供较高的负电压。如图5所示，在电压提升电路80中，晶体管98的栅极连接在端点X，若将其连接于端点W则形成电压提升电路130，如图9所示，电压提升电路130与电压提升电路80的驱动方式相同，其经由图6所示的驱动时序来驱动，同样地，电压提升电路130亦可减少体效应对输出电压的影响。请参阅图7，图8及图10，图10为本发明第四种电压提升电路140的电路示意图。电压提升电路140是改变电压提升电路100中驱动单元102的晶体管112的连接方式，并用来提供较高的正电压。如图7所示，在电压提升电路100中，晶体管112的栅极连接于端点X，若将其连接于端点W则形成电压提升电路140，如图10所示，而电压提升电路140与电压提升电路100的驱动方式相同，其经由图8所示的驱动时序来驱动，同样地，电压提升电路140亦可减少体效应对输出电压的影响。与已知技术相比较，本发明电压提升电路的驱动单元中，各个晶体管的衬底是互相连接，而该衬底的电压电平在电压提升的过程中，随着每一个驱动单元的输出电压而变动。对正电压的电压提升电路而言，本发明电压提升电路于输出电压随着每一级的驱动单元而上升时，驱动单元中晶体管的衬底电压亦会随着输出电压而同步提升，因此可以减少晶体管的衬底与源极之间的电位差而减少体效应，使最后输出电压不会受体效应影响而大幅衰减，然而，已知正电压的电压提升电路，其晶体管的衬底是连接到接地电压，因此当输出电压被每一级的驱动单元提升时，晶体管的衬底与源极之间的电位差会形成体效应而使输出电压大幅衰减，且当输出电压越大时，体效应对晶体管的影响也越显著，因此造成电压提升的效率不高。同样地，对负电压的电压提升电路而言，本发明电压提升电路于输出电压随着每一级的驱动单元而降低时，驱动单元中晶体管的衬底电压亦会随着输出电压而同步下降，因此可以减少晶体管的衬底与源极之间的电位差而减少体效应对输出电压的影响。所以，本发明电压提升电路可以降低体效应对晶体管的影响，因此使输出电压不被体效应影响而衰减而进一步地增进电压提升的效率。以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，均应属本发明权利要求的涵盖范围。权利要求1.一种电压提升电路，其包含多个驱动单元，以级联的方式相连接，每一驱动单元包含一输入端；一输出端；一第一端点；一第二端点；一第一电容，连接于该第一端点；一第二电容，连接于该输出端；一第一晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该输出端，一漏极，连接于该输入端，以及一源极，连接于该第一端点；一第二晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一漏极，连接于该输入端，以及一源极，连接于该输出端；一第三晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一源极，连接于该第二端点，以及一漏极，连接于该输出端。2.如权利要求1所述的电压提升电路，其还包含一时钟脉冲发生器，连接于每一驱动单元的第一电容及第二电容，用来产生时钟脉冲信号输入该第一电容及该第二电容以循序地驱动每一驱动单元。3.如权利要求1所述的电压提升电路，其中一驱动单元在一第一时段时，其第一晶体管导通使其第一端点朝其输入端的电压电平驱动。4.如权利要求3所述的电压提升电路，其中该驱动单元在该第一时段后的一第二时段时，其第一晶体管为截止。5.如权利要求4所述的电压提升电路，其中该驱动单元在该第二时段后的一第三时段时，其第二晶体管导通使其输出端的电压电平朝其输入端的电压电平驱动，且其第三晶体管导通而使其第二端点与其输出端的电压电平趋向同一电平。6.如权利要求5所述的电压提升电路，其中该驱动单元在该第三时段后的一第四时段时，其第二晶体管与其第三晶体管为截止。7.如权利要求6所述的电压提升电路，其中在该第一、二、三、四时段中，连接于该驱动单元的相邻驱动单元的第二晶体管为截止。8.如权利要求1所述的电压提升电路，其中该晶体管为P型金属氧化物半导体晶体管。9.如权利要求1所述的电压提升电路，其中该晶体管为N型金属氧化物半导体晶体管。10.如权利要求1所述的电压提升电路，其中该晶体管包含一三重阱结构。11.如权利要求1所述的电压提升电路，其还包含一输入单元，连接于该多个驱动单元的前端，该输入单元包含一输入端；一输出端，连接于一驱动单元的输入端；一第一端点；一第二端点；一第一电容，连接于该第一端点；一第二电容，连接于该输出端；以及一第一晶体管，其包含一衬底，连接于一电压电平，一栅极，连接于该输出端，一漏极，连接于该输入端，以及一源极，连接于该第一端点；一第二晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一漏极，连接于该输入端，以及一源极，连接于该输出端；一第三晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一源极，连接于该第二端点，以及一漏极，连接于该输出端。12.如权利要求1所述的电压提升电路，其还包含一输出电路，连接于该多个驱动单元的后端，该输出电路包含一输入端；连接于一驱动单元的输出端；一输出端；一第一电容，连接于该输入端；一第二电容，连接于该输出端；一第一晶体管，其包含一衬底，一栅极，连接于该输入端，一漏极，连接于该输入端，以及一源极，连接于该输出端；以及一第二晶体管，其包含一衬底，连接于该第一晶体管的衬底，一栅极，连接于该第一晶体管的栅极，一源极，连接于该第一晶体管的衬底，以及一漏极，连接于该输出端。13.一种电压提升电路，其包含多个驱动单元，以级联的方式相连接，每一驱动单元包含一输入端；一输出端；一第一端点；一第二端点；一第一电容，连接于该第一端点；一第二电容，连接于该输出端；一第一晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该输出端，一漏极，连接于该输入端，以及一源极，连接于该第一端点；一第二晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一漏极，连接于该输入端，以及一源极，连接于该输出端；一第三晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该输入端，一源极，连接于该第二端点，以及一漏极，连接于该输出端。14.如权利要求13所述的电压提升电路，其还包含一时钟脉冲发生器，连接于每一驱动单元的第一电容及第二电容，用来产生时钟脉冲信号输入该第一电容及该第二电容以循序地驱动每一驱动单元。15.如权利要求13所述的电压提升电路，其中一驱动单元于一第一时段时，其第一晶体管导通使该第一端点朝其输入端的电压电平驱动，且其第三晶体管导通并使其第二端点朝其输出端的电压电平驱动。16.如权利要求15所述的电压提升电路，其中该驱动单元在第一时段后的第二时段时，其第一晶体管为截止。17.如权利要求16所述的电压提升电路，其中该驱动单元在该第二时段后的一第三时段时，其第二晶体管导通使其输出端的电压电平朝其输入端的电压电平驱动，且其第三晶体管导通而使其第二端点与其输出端的电压电平趋向同一电平。18.如权利要求17所述的电压提升电路，其中该驱动单元在该第三时段后的一第四时段时，其第二晶体管与其第三晶体管为截止。19.如权利要求18所述的电压提升电路，其中在该第一、二、三、四时段中，连接于该驱动单元的相邻驱动单元的第二晶体管为截止。20.如权利要求13所述的电压提升电路，其中该晶体管为P型金属氧化物半导体晶体管。21.如权利要求13所述的电压提升电路，其中该晶体管为N型金属氧化物半导体晶体管。22.如权利要求13所述的电压提升电路，其中该晶体管包含一三重阱结构。23.如权利要求13所述的电压提升电路，其还包含一输入单元，连接于该多个驱动单元的前端，该输入单元包含一输入端；一输出端，连接于一驱动单元的输入端；一第一端点；一第二端点；一第一电容，连接于该第一端点；一第二电容，连接于该输出端；以及一第一晶体管，其包含一衬底，连接于一电压电平，一栅极，连接于该输出端，一漏极，连接于该输入端，以及一源极，连接于该第一端点；一第二晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一漏极，连接于该输入端，以及一源极，连接于该输出端；一第三晶体管，其包含一衬底，连接于该第二端点，一栅极，连接于该第一端点，一源极，连接于该第二端点，以及一漏极，连接于该输出端。24.如权利要求13所述的电压提升电路，其还包含一输出电路，连接于该多个驱动单元的后端，该输出电路包含一输入端，连接于一驱动单元的输出端；一输出端；一第一电容，连接于该输入端；一第二电容，连接于该输出端；一第一晶体管，其包含一衬底，一栅极，连接于该输入端，一漏极，连接于该输入端，以及一源极，连接于该输出端；以及一第二晶体管，其包含一衬底，连接于该第一晶体管的衬底，一栅极，连接于该第一晶体管的栅极，一源极，连接于该第一晶体管的衬底，以及一漏极，连接于该输出端。全文摘要本发明提供一种电压提升电路，该电压提升电路包含一输入端，一输出端，一第一晶体管，一第二晶体管，一第三晶体管，一第一电容，以及一第二电容。该输入端连接于第一、第二晶体管的漏极，而该输出端分别连接于该第二晶体管的源极及该第三晶体管的漏极，且该第一电容是连接于该第二晶体管的栅极。该第三晶体管的源极与漏极是分别连接于第二晶体管的衬底与源极，当该第一晶体管导通时，该输入端的电压会驱动电荷至该第一电容，然后当该第二晶体管导通时，该第三晶体管亦同时导通而使该第二晶体管的衬底与源极朝同一电压电平驱动，该输入端的电压会驱动该第二电容而改变该输出端的电压电平。文档编号G11C11/407GK1445788SQ0210734公开日2003年10月1日申请日期2002年3月15日优先权日2002年3月15日发明者林泓均,陈迺贤,卢建豪,何建宏申请人:力旺电子股份有限公司