非易失存储器及其驱动方法

专利名称：非易失存储器及其驱动方法
技术领域：
本发明涉及一种非易失存储器。更具体地，本发明涉及这样一种非易失存储器，可以对它进行电写和电擦除(可电擦可编程只读存储器EEPROM)，并可以包含一EEPROM和一个闪速存储器，在该EEPROM上可以对每一位进行电擦除。
非易失存储器，如EEPROM和闪速EEPROM，比磁盘在集成度、抗冲击性、功率消耗、写读速度等方面有更好的特性。因而EEPROM和闪速EEPROM可以被用作磁盘或非易失存储器的替代品。
特别地，EEPROM的集成度在一年内被提高了两倍，并且仍然在以非常快地幅度增长。因而在不久的将来具有数个吉比特容量的EEPROM有可期望实现大批量生产，并将在集成度上超过DRAM。支持改进集成度的技术可包含改进电路配置、微制造技术和多电平技术。
在这些技术中，近些年多电平技术引起了的注意，该技术是在一个存储单元中保存三个或更多的数值。多电平技术控制积累在电荷积累区中的电荷数量，并区分出该存储单元三个或更多的不同状态。实践中四进制型闪速存储器已经被商业化，它能区分出存储单元的四种不同状态。
现在，将参照

图13描述电可编程和电可擦除非易失存储器，如EEPROM和闪速EEPROM中的一个存储单元阵列(MCA)中通常电路的示例。
存储单元阵列401有M个字线(从WL1到WLm)，n个位线(从BL1到BLn)，多个以矩阵方式排列的多重存储单元400。每一个存储单元400有一个存储晶体管404。该存储晶体管404有一浮动栅、一控制栅、一源区和一漏区。存储晶体管404的控制栅被连接到任何一个字线上(WL1到WLn)。存储晶体管404的或源区或漏区被连接到任何一个位线上(BL1到BLn)。另一个被连接到公共电极上(SC)。在存储单元阵列401的周围提供有位线侧驱动电路402、字线侧驱动电路403、写入/擦除电路406a和读电路406b。
图14A到14C概略地示出图13中的存储晶体管404的剖面图。从图14A到14C的每个图包含一浮动栅(FG)1、一控制栅(CG)2、衬底3、源区(S)4和漏区(D)5。在图14A到14C中的“e-”表示注入到浮动栅(FG)1中的一个电子。衬底3是硅衬底，在衬底上于源区4和漏区5加入了杂质元素。此外，在那里给出一种导电类型。这里，源区4和漏区5的极性是n-型，衬底的极性3是P-型。
现在，参照图14B描述在具有二进制信息的存储单元400上执行电写入的情况。将参照图14C和图15A来描述信息被从存储单元400电读出的情况。
首先，在存储单元400上的电写将参照图14B来描述。假设电压Vg(如这里是12V)被施加给控制栅(CG)2。电压Vd(如这里是6V)施加在漏区5上。地电压(0V)施加在源区4上。然后存储单元400被打开，在存储单元400中电子从源区4流向漏区5。将电压(信号电压)施加到控制栅上(CG)2，源区4和漏区5在这里被称作偏置。
然后，在漏区5附近的夹断区域(未示出)中被加速的部分电子成为沟道热电子(CHE)，它们被浮动栅(FG)1捕获。换句话说，成为热电子(HE)的部分电子积累在浮动栅(FG)1上。积累在浮动栅(FG)1上的电子数量决定于三个因数，这三个因数包括偏置前的阈值电压、偏置时施加在存储晶体管的控制栅(CG)2、源区4和漏区5上的电压和电压施加的时间。
当电子被注入到浮动栅(FG)1时，存储单元400的阈值电压被增加。存储单元400具有“0”和“1”中哪一个信息决定于存储单元400的阈值电压。
下一步，将参照图14C和15A描述在存储单元400上执行的电读。
图15A示出其中电子注入到浮动栅(FG)1的存储单元400(具有信息“1”)的阈值电压分布和在电子未注入到浮动栅(FG)1的存储单元400(具有信息“0”)的阈值电压分布。在图15A和15B的每一幅图中，垂直轴表示阈值电压，水平轴表示在存储单元阵列401中的存储单元400的数量(位数)。
如图15A所示，具有5.0V或更高阈值电压的存储单元400具有信息“1”。具有小于5.0V阈值电压的存储单元400具有信息“0”，参照5.0V阈值电压，存储单元400具有“0”或“1”中的哪一个信息被决定。这里该阈值电压叫参考电压。
现在，作为图14C的一个示例，电压Vg(例如，这里是5V)施加到控制栅(CG)2，电压Vd(例如，这里是2V)施加到漏区5。此外，一个地电势(例如，这里是0V)施加到存储单元400的源区4。在这样的条件下，电读得以执行。
假设具有信息“0”的存储单元400是按照图14C所示条件偏置的。然后存储单元400被打开，处于此状态时电流流动。
另一方面，具有信息“1”的存储单元400是按照图14C所示条件偏置的。在这种情况下，电荷积累在浮动栅(FG)1中，阈值电压增加。结果，存储单元400保持在关闭状态，处于此状态时无电流移动。存储单元400具有信息“0”或“1”中的哪一个可由检测电流存在与否来决定。
接下来，将参照图16A和16B描述多电平技术，借助该技术，通过调整积累在浮动栅(FG)1上的电荷数量，可以在一个存储单元4 00中写入更多的信息。图16A和16B示出其中利用多电平技术执行写入的存储单元400的阈值电压的分布。
这里，积累在存储单元400上的电荷数量分别由a、b、c、和d表示，假设它们之间的比例关系是a＞b＞c＞d。图16A和16B包括分布A、B、C和D。分布A是当积累在存储单元400中的电荷数量是a(具有信息“0”)时，存储单元400的阈值电压分布。分布B是当积累在存储单元400中的电荷数量是b(具有信息“1”)时，存储单元400的阈值电压分布。分布C是当积累在存储单元400中的电荷数量是(具有信息“2”)c时，存储单元400的阈值电压分布。分布D是当积累在存储单元400中的电荷数量是d(具有信息“3”)时，存储单元400的阈值电压分布。
于是，阈值电压分布A的电压范围从0.5V到1.5V。阈值电压分布B的电压范围从1.5V到3.0V。阈值电压分布C的电压范围从3.0V到4.5V。阈值电压分布D的电压范围从4.5V至更高电压。这里，1.5V，3.0V和4.5V三个电压是参考电压。这里省略了多电平非易失存储器的操作，因为它相似于二进制非易失存储器的操作。
按照多电平技术，正如前面描述的，存储单元400的阈值电压被控制，使得更多的信息能被存储在一个存储单元400中。
顺便指出，二进制或多电平非易失存储器在电写操作和电擦除操作期间，要进行校验操作(校验写和校验擦除)，以检验存储晶体管的阈值电压是在一个预定的范围中。特别地，在多电平非易失存储器中，积累在存储晶体管中的电子数量必须被高精度地控制。因而校验操作是必须的。
校验操作是这样的操作，交替执行写/擦除周期和读周期，读周期用来校验在写/擦除操作后的状态在预定的范围内。这里校验操作将参照图17A和17B进行描述。
图17A示出存储单元400、读电路406a和写/擦除电路406b。在图17A中，读电路406a和写/擦除电路406b连接到位于坐标(x，y)处的存储单元400。校验信号(Sv)从读电路406a输出，同时该校验信号(Sv)输入到写/擦除电路406b。写/擦除电路406b参照校验信号(Sv)在存储单元400上执行写/擦除。
接下来，参考图17B描述在校验操作中的电写操作和电擦除操作。首先，读电路406a被激活(以“活性的”表示)，并且该电读被执行。这时，写/擦除电路406b不工作(以“非活性的”表示)。当读存储单元400的状态同计划的状态不同时，从读电路406a输出的校验信号(Sv)就变成低电平信号。当读存储器单元400的状态同计划的状态相同时，校验信号(Sv)变成高电平信号。
当校验信号(Sv)是低电平信号时，写/擦除电路406b在电读结束后被激活(活性的)，写/擦除执行一定的时间周期。接下来，电读又被执行，存储单元400的状态同计划的状态相比较。类似地，当校验信号(Sv)是低电平信号时，写/擦除又执行一定的时间周期。这些操作被重复执行，并当校验信号(Sv)变成高电平信号时结束。这个操作叫校验操作。
当电子被注入到存储单元400，并在阈值电压增加到预定值后离开时，存储单元400的阈值电压随着时间的推移而减小发生漂移现象。该漂移现象的发生是由于已经积累在存储单元400的浮动栅(FG)1上的电子随着时间的推移而从浮动栅(FG)1释放。
现在，将参照图15A到16B描述漂移现象。
图15A示出恰在电子被注入到一个二进制非易失存储器的存储单元后的一个存储单元阵列的阈值电压分布。图15B示出经过一定的时间后，该存储单元阵列的阈值电压分布。图16A示出恰在电子被注入到一个四进制非易失存储器的存储单元后的一个存储单元阵列中的阈值电压分布，图16B示出经过一定的时间后，该存储单元阵列的阈值电压分布。
图15B中所示的二进制非易失存储器在阈值电压的分布中有足够的间距(阈值电压分布之间的差异)。因而，阈值电压少量降低似乎不太影响对信息的电读。然而，由于在二进制非易失存储器中电源电压已经减小，阈值电压的分布很难取得足够的间距。
在图16B中所示的多电平非易失存储器中，阈值电压分布之间的间距很小。因而，由于漂移现象而导致的阈值电压分布的降低不能被忽略。如图16B所示，在分布C和D中虚线阴影区域分别具有信息“2”和“3”。然而，由于漂移现象，这些区域分别属于具有信息“1”和“2”的阈值电压分布区域。当在这种情况下执行电读时，存储的信息已变成了不同的信息。结果，发生数据破坏。
漂移现象可不仅仅是由时间的推移而引起，也可能由读应力(reading stress)引起。读应力是这样一种现象，电子会由于施加在存储单元上的电压而被释放，该电压来自于与在电读期间施加在该存储单元同一行或同一列中的一存储单元的浮动栅(FG)1。

发明内容
本发明是鉴于上述问题提出的。本发明的一个目的是克服由于随时间推移的漂移现象和读应力而引起的问题。本发明的另一个目的是提供克服这些问题的二进制和多电平非易失存储器以及驱动它们的一种方法。
为实现上述目的，本发明提供一种具有执行刷新操作装置的非易失存储器。值得注意的是，刷新操作是注入电子到存储晶体管和重新积累电荷，以便阻止积累在存储晶体管中的电子被自然的释放，这种释放引起数据破坏，同时，以便阻止积累在存储晶体管中的电子由于读应力而被释放，这种释放也引起数据破坏。本发明通过利用从参考存储晶体管产生的参考电压来执行电读，并在存储晶体管和参考存储晶体管上执行刷新操作。
按照本发明的一个方面，提供一种具有存储晶体管和参考存储晶体管的非易失存储器，包含利用参考存储晶体管的阈值电压电读该存储晶体管的阈值电压的读装置，用于在该存储晶体管上执行电写直到该存储晶体管的阈值电压高于第一参考电压的第一写装置，和用于在该参考存储晶体管上执行电写直到参考存储晶体管上的阈值电压高于第二参考电压的第二写装置。
按本发明的另一个方面，提供一个具有存储晶体管和参考存储晶体管的非易失存储器，包含这样的第一写装置，用于在该存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管的第二阈值电压属于同样信息里的阈值电压分布，第一阈值电压基于参考存储晶体管的参考电压读取，第二阈值电压基于参考存储晶体管的第一参考电压读取；以及这样的第二写装置，用于在该参考存储晶体管上执行电写持续到该参考存储晶体管的阈值电压高于第二参考电压。
读装置可对应于一个读电路，其中提供有一存储晶体管、一参考存储晶体管、一读放电路等。第一写装置可对应于一存储晶体管、一写电路等。第二写装置可对应于一参考存储晶体管、一写电路等。
按本发明的另一个方面，提供一种驱动具有存储晶体管和参考存储晶体管的非易失存储器的方法，该驱动方法包括这些步骤，通过利用参考存储晶体管的阈值电压电读存储晶体管的阈值电压，在存储晶体管上执行电写直到该存储晶体管的阈值电压高于第一参考电压，在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压。
按本发明的另一个方面，提供一种驱动具有存储晶体管和参考存储晶体管的非易失存储器的方法，该驱动方法包括这些步骤，在存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管的第二阈值电压属于同样信息的阈值电压分布，第一阈值电压基于参考存储晶体管的参考电压读取，第二阈值电压基于参考存储晶体管的第一参考电压读取，并在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压。
具体实施例方式
第一种实施方案在此实施方案中，参照图1到图2E对按照本发明的非易失存储器及其方法进行描述。本发明的刷新操作可以应用在二进制和多电平非易失存储器上。在此实施方案中将描述一k电平非易失存储器(k是一自然数，k≥2)。
参见图1描述按照本发明的非易失存储器的结构。然后，参见图1到图2E描述包含在非易失存储器中的存储单元的操作过程。
图1示出按照本发明的一个存储单元阵列101。存储单元阵列101有M个字线(从WL1到WLm)，n位线(BL1到BLn)，多个以矩阵方式排列的存储单元100。每一个存储单元100有一个存储晶体管104。存储晶体管104有一个浮动栅、一控制栅、一个源区和一漏区。存储晶体管104的控制栅连接到任何一个字线(从WL1到WLm)上，存储晶体管104的源区或是漏区连接到任何一个位线上(BL1到BLn)，其它的都连接到公共电极(SC)。
在存储单元阵列101周围提供有Y-地址解码器102、字线侧驱动电路103、复用器105、写/擦除电路106a、读电路106b、校验电路134和缓冲器133。读电路106b有偏置电路130a、偏置电路130b、读放电路123和数据锁存器组132。偏置电路130a通过复用器105连接到任意一个存储单元100。偏置电路130b连接到提供在参考存储单元阵列109中的任意一个参考存储单元107。
参考存储单元107有多个参考存储晶体管108。在图1中示出(1×1)形式参考存储单元107，但是本发明并不限制于此。可以提供任意数量的参考存储单元107，然而，对k电平非易失存储器必须提供至少(k-1)个参考存储单元107。
接下来，将参照图2A到图2E描述一个按照本发明的包含在非易失存储器中的存储晶体管的操作。图2A到图2E示出包含在k电平非易失存储器中的存储单元100上的阈值电压分布。
在图2A到图2E中，每个水平轴表示了具有信息“k-1”或“k”的存储单元100的数量，每个垂直轴表示了具有信息“k-1”或“k”的存储单元100的阈值电压。Vref(a)到Vref(f)表示了参考电压。
这里，具有阈值电压比参考电压Vref(a)要高、比参考电压Vref(d)要低的存储单元100中具有信息“k-1”。阈值电压比参考电压Vref(d)要高的存储单元100中具有信息“k”。
图2A示出电子被注入存储单元100浮动栅后的即刻状态。在图2A中，具有信息“k-1”或“k”的存储单元100的阈值电压分布是在不同范围内的阈值电压分布。
图2B示出从图2A中的状态经历一定时间周期后的状态。通过图2A和图2B中状态的比较，可以了解发生在阈值电压分布中的漂移现象，换句话说，积累在存储单元100上的电子被自然地释放，结果，在图2B中显示的阈值电压的分布要低于在图2A中显示的阈值电压分布。
接下来，图2C示出从图2B的状态经历一定时间周期后的状态。通过图2B和图2C状态的比较，可以了解发生在阈值电压分布中的漂移现象，换句话说，积累在存储单元100上的电子会随着时间的推移而被自然地释放，结果，在图2C中显示的阈值电压分布要低于在图2B中显示的阈值电压分布。
这里，在图2C显示状态下，存储单元100中的信息被执行读操作。换句话说，为检验存储单元100具有“k-1”和“k”中的哪一个信息，存储单元100的阈值电压被读出。
在图2C中示出的状态下，处在具有信息“k”的存储单元100的阈值电压分布中的区域I(斜线画的阴影区域)，阈值电压低于参考电压Vref(d)。在此状态下，当对存储单元100进行一般方式的电读时，属于区域I中阈值电压分布的存储单元100执行了错误的电读，它被错误的认为具有信息“k-1”。
因而本发明不利用参考电压Vref(d)，而是利用从参考存储单元107产生的参考电压Vref(e)，参考电压Vref(e)的值低于参考电压Vref(d)的值。
参考存储单元107同存储单元100具有相同的特性，相似的漂移现象发生在其阈值电压分布中。换句话说，当参考存储单元107的参考电压Vref(e)被用来读取存储单元100的阈值电压时，借助被认为具有信息“k”，对属于区域I中阈值电压分布的存储单元100执行电读。结果，由于漂移现象而导致的数据破坏被阻止了。
处在具有信息“k-1”的存储单元104的阈值电压分布中的区域H(斜线画的阴影区域)的阈值电压低于参考电压Vref(a)。在此状态下，当对存储单元100进行一般方式的电读时，属于区域H中阈值电压分布的存储单元100通过被错误地认为具有信息“k-2”易于被电读。
因而本发明不利用参考电压Vref(a)，而是利用从参考存储单元107产生的参考电压Vref(b)，参考电压Vref(b)的值低于参考电压Vref(a)的值。
参考存储单元107同存储单元100具有相同的特性，相似的漂移现象发生在其阈值电压分布中。换句话说，当参考存储单元107的参考电压Vref(b)被用来读取存储单元100的阈值电压时，对属于区域H中阈值电压分布的存储单元100执行电读，它被认为具有信息“k-1”。结果，由于漂移现象而导致的数据破坏被阻止了。
利用参考存储单元107进行的电读将在第二种实施方案中详细描述。
然后，利用参考电压Vref(e)和Vref(f)对存储单元100执行电写(图2D是为了回到图2A状态)。积累在存储单元100上的电荷会随着时间的推移而被自然地释放。此外积累在存储单元100上的电荷会由于读应力的缘故而被释放。因而，为了获得电荷刚刚被注入到存储单元100时的状态(在图2A中的状态)，需将一定数量的电子注入到存储单元100中。
接下来，参考电压Vref(a)和Vref(d)被用来执行对参考存储单元107(图2E)的电写。这里，参考电压Vref(a)和Vref(b)的值是一样的(这个状态下表示参考电压Vref(a)的虚线和表明参考电压Vref(b)的实线重叠了)。所以，参考电压Vref(d)和Vref(e)的值是一样的(这个状态下表明参考电压Vref(d)的点划线和表明参考电压Vref(e)的实线重叠了)。除了在图2D所示状态下对存储单元100执行电写外，这里执行这个操作是为了使得参考存储单元107和存储单元100达到同样状态。
如上述用来对存储单元100执行电写的参考电压不同于用来对参考存储单元107执行电写的参考电压。参考电压Vref(a)到参考电压Vrer(f)是从参考存储单元107产生的电压，或者是从外部提供的线路如从偏置电路130a和130b产生的电压。
这里，在图2D和图2E中示出的操作合在一起叫刷新操作。
在相关技术的非易失存储器上执行刷新操作。然而，该刷新操作不同于本发明的刷新操作。相关技术的刷新操作是注入电子的操作，使图2B状态的阈值电压分布可以与图2A状态的阈值电压分布相同。
按照本发明，利用参考存储单元107在存储单元100上执行电读。因而，本发明的刷新操作间隔可以长于相关技术的刷新操作间隔。当执行电读时读间距可以更大。从而能提供一个很难引起数据破坏的非易失存储器。
第二种实施方案在这种实施方案中，将参照图3说明对一参考存储单元执行电读和刷新操作。另外在这种实施方案中，以与第一种实施方案一样的方式说明k电平非易失存储器(k是自然数，并且k＞2)。
图3是局部放大了的视图，在该局部里，图1中示出的存储单元100和参考存储单元107通过读电路106b进行电连接。在图3中，存储单元100通过复用器105连接到读电路106b。为简化描述，在图3中省略了复用器105。
图3中示出在存储单元阵列101中坐标(x，y)处的一个存储单元100。为简化描述，在图3中示出在参考存储单元阵列109中提供的三个任意参考存储单元107，它们的坐标是(r，s)，(r，s+1)和(r，s+2)。然而，在参考存储单元阵列109中提供的参考存储单元107的数量没有特殊的限制。而仅须在参考存储单元阵列109中提供至少(k-1)个参考存储单元107。(x，y)和(r，s)表示坐标，假设1≤x≤n，1≤y≤m，r-1，和1≤s≤1(x，y和1是自然数)。
图3包含晶体管Tr1至Tr8。电阻121和电阻122是用于产生对应于存储晶体管104的状态的电势的电路，并实际上充当电阻。换句话说，如果它们在实际上有产生对应于存储晶体管104状态的电势功能的话，电阻121和电阻122可以有任何的构造。
在图3中，存储单元100有存储晶体管104。该存储晶体管104的源区被连到公共电极(SC)。该存储晶体管104的漏区被连接到读放电路123的输入端1。参考存储单元107有参考存储晶体管108。参考存储晶体管108的源区被连到公共电极(SC)。参考存储晶体管108的漏区被连接到读放电路123的输入端2。
电压(Vcc)被施加到电阻121和122上。电压(Vss)被施加到公共电极(SC)，存储晶体管104和参考存储晶体管108被连接到该公共电极。在多数情况下，都能满足(Vcc)电压＞(Vss)电压这一关系。流经串联连接的电阻121和存储晶体管104的电流决定于电压(Vcc)和电压(Vss)的电势差。流经串联连接的电阻121和参考存储晶体管108的电流同前面的情形类似。
存储晶体管104的漏电压(Vd)取决于存储晶体管104的等效电阻与电阻121的比率。同样地，参考存储晶体管108的漏电压(Vd)取决于参考存储晶体管108的等效电阻与电阻122的比率。因而，当电阻121和电阻122的电阻值相同时，和当施加在存储晶体管104控制栅上的电压和施加在参考存储晶体管108控制栅上的电压相同时，则在存储晶体管104上的漏电压(Vd)和参考存储晶体管上的漏电压(Vd)之间的比例关系等同于在存储晶体管104上的阈值电压和参考存储晶体管108上的阈值电压之间的比例关系。因此，这里存储晶体管104的漏电压(Vd)和参考存储晶体管108的漏电压(Vd)被分别称作与存储晶体管104的阈值电压和参考存储晶体管108的阈值电压相对应的电压。另外，这样确定的存储晶体管104和参考存储晶体管108的漏电压(Vd)被分别输入到读放电路123的输入端1和2。
通过切换Tr4或Tr5到开或关状态，参考电压Vref(a)、Vref(c)、Vref(d)和Vref(e)中之一被输入到读放电路123的输入端1或2中的任一个。
当输入到输入端1的电压(Vd1)大于输入到输入端2上的输入电压(Vd2)时，从读放电路123上输出高电平信号。在那里当输入到输入端1上的输入电压(这以后称作Vd1)小于输入到输入端2上的电压(这以后称作为Vd2)时，读出放大器就输出低电平信号。
首先，将说明通过利用参考存储晶体管108在存储晶体管104上执行的电读过程。这里从参考存储单元107产生的参考电压Vref(e)提供在坐标(r，s)处。从参考存储单元107产生的参考电压Vref(b)提供在坐标(r，s+1)处。
然后，晶体管Tr2，Tr3和Tr6被接通，而其它晶体管被断开。电压(Vcg)施加到存储晶体管104和在坐标(r，s)处的参考存储晶体管108上。在这种条件下，对应于存储晶体管104的阈值电压的漏电压(Vdmtr)和对应于在坐标(r，s)处的参考存储晶体管108的阈值电压的漏电压(Vdrtr)输入到读放电路123的输入端1和2。然后，当存储晶体管104的阈值电压大于在坐标(r，s)处的参考存储晶体管108的阈值电压时，从读放电路123的输出端输出高电平信号。当存储晶体管104的阈值电压小于在坐标(r，s)处的参考存储晶体管108的阈值电压时，从读放电路123的输出端上输出低电平信号。然后，从读放电路123输出端输出的高电平信号或低电平信号被存储在数据锁存器组132中。
然后，晶体管Tr3、Tr6和Tr7被接通，其它的晶体管被断开。电压(Vcg)施加到存储晶体管104和在坐标(r，s+1)处的参考存储晶体管108上。在这情形下，对应于存储晶体管104阈值电压的漏电压(Vdmtr)和对应于在坐标(r，s+1)处参考存储晶体管108阈值电压的漏电压(Vdrtr)输入到读放电路123的输入端1和2。然后，当存储晶体管104的阈值电压大于在坐标(r，s+1)处参考存储晶体管108的阈值电压时，从读放电路123的输出端输出高电平信号。当存储晶体管104的阈值电压小于在坐标(r，s+1)处参考存储晶体管108的阈值电压时，从读放电路123的输出端上输出低电平信号。然后，从读放电路123的输出端输出的高电平信号或低电平信号被存储在数据锁存器组132中。
换句话说，利用参考存储晶体管108在存储晶体管104上执行电读是通过比较实现的，在读放电路123中比较具有0到(k-1)个信息片段的参考存储晶体管108的(k-1)个参考电压和存储晶体管104的阈值电压。
在一个例子中，当从读放电路123中输出的信号都是高电平时，一个存储单元100就具有信息“k”。在另一个例子中，当存储晶体管104的阈值电压同参考电压Vref(e)比较时，从读放电路123中输出高电平信号，此外，当存储晶体管104的阈值电压同其它的参考电压进行比较时，从读放电路123中输出低电平信号。在这种情形下，该存储单元100具有信息“k-1”。
接下来，将描述一下关于本发明的刷新操作。本发明的刷新操作是这样一种操作，它结合了在存储单元100上执行的电写和在参考存储单元107上的电写。首先，将描述在存储单元100上执行的电写。在本实施方案中，将简化描述这样一个实例，参考电压{Vref(d)到Vref(f)}用来执行在具有信息“k”的存储单元100上的电写。
当在存储单元100上执行电写(校验写)时，晶体管Tr1、Tr3和Tr6被调到开状态，而其它的晶体管被调到关状态。
如图3所示，包含在存储单元100中的存储晶体管104的漏区被连接到读放电路123的输入端1。因而，存储晶体管104的漏电压(Vdmtr)被输入到读放电路123的输入端1上。一个相应于参考电压Vref(e)或参考电压Vref(f)的漏电压被输入到读放电路123的输入端2上。首先，参考电压Vref(e)被输入到读放电路123的输入端2上。然后，对在存储晶体管104上执行电读，读出的数据(这以后叫数据1)被存储到数据锁存器组132中。
接下来，晶体管Tr6被调到关而晶体管Tr5被调到打开。存储晶体管104的漏电压(Vdmtr)被输入到读放电路123的输入端1，而参考电压Vref(f)输入到输入端2。然后，在存储晶体管104上执行电读，读出的数据(这以后叫数据2)被存储到数据锁存器组132中。存储在数据锁存器组132中的数据1和数据2(图3中未标出)在校验电路134中进行比较。当数据1和数据2是不同的信息片段时，就又在存储晶体管104上执行电写。然后，利用读放电路123又在存储单元100上执行电读。重复这个操作直到数据1和数据2被认为是同样的信息为止。
接下来，将描述在参考存储单元107上执行的电写(校验写)。
为了在参考存储单元107上执行电写，晶体管Tr2、Tr4和Tr6都被打开，其它的晶体管被关闭。如图3所示，包含在参考存储单元107中的参考存储晶体管108的漏区被连接到读放电路123的输入端2上。参考存储晶体管108的漏电压(Vdrtr)被输入到读放电路123的输入端2上。对应于参考电压Vref(d)的漏电压(Vdrtr)输入到输入端1上。
从读放电路123的输出端输出高电平或低电平信号。当从读放电路123的输出端输出高电平信号时，一个电压就施加到参考存储晶体管108的控制栅(CG)上。然后，又执行电写。此后，参考存储晶体管108的漏电压(Vdrtr)输入到读放电路123的输入端2上。重复这个操作直到从读放电路123的输出端输出低电平信号。这样，在参考存储晶体管108上执行电写。
这个实施方案能同第一实施方案随意地结合。举例第一示例这里，将参照图4A和图4B描述一个电路的详细结构的示例，该电路的详细结构通过利用从参考存储单元107产生的参考电压用于电读。首先，说明在图4A中示出的电路及其操作，然后，说明图4B中示出的电路及其操作。
图4A示出这样一种情况，提供在坐标(x，y)处的存储单元100和提供在坐标(r，s)处的参考存储单元107被电连接到读放电路123上。存储晶体管104和参考存储晶体管108的源区或漏区分别连接到公共电极(SC)，其它的分别连接到电阻121和电阻122的一端上。电压(Vcc)被提供到电阻121和122的另一端上。
下列的方程[1]和方程[2]成立，其中Vd1是输入到读放电路123输入端1上的电压，Vd2是输入到读放电路123输入端2上的电压。值得注意地是，r1是电阻121的电阻值，而r3是电阻122的电阻值，r2是存储晶体管104的等效电阻值，而r4是参考存储晶体管108的等效电阻值。Vd1＝Vcc×r2/(r1+r2)[1]Vd2＝Vcc×r4/(r3+r4)[2]这里，Vth1是存储晶体管104的阈值电压，而Vth2是参考存储晶体管108的阈值电压。然后，当Vth1＞Vth2时，r2＞r4。同样地，当Vth1≤Vth2时，r2≤r4。
把它们代入方程[1]和[2]，则当Vth1＞Vth2时，Vd1＞Vd2，并且当Vth1＞Vth2时，有Vd1≤Vd2。换句话说，通过比较输入到读放电路123中的Vd1和Vd2，则存储晶体管104阈值电压(Vth1)和参考存储晶体管108的阈值电压(Vth2)是可以比较的。结果，存储晶体管104中的阈值电压(Vth1)能够被读出。
接下来，将描述图4B中所示电路。如图4B所示，存储晶体管104和参考存储晶体管108的源区或漏区分别连接到公共电极(SC)，其它的分别连接到读放电路123的输入端1和输入端2上。下面的方程[3]和[4]成立，这里Vd1是输入到输入端1上的电压，Vd2是输入到输入端2上的电压。Vd1＝Vcg-Vth1[3]Vd2＝Vcg-Vth2[4]另外，连接输入到公共电极(SC)上的电压(Vss)必须满足下面的方程[5]和[6]。Vss＞Vcg-Vth1[5]Vss＞Vcg-Vth2[6]基于方程[5]和[6]，当Vth1＞Vth2时，Vd1≤Vd2；当Vth1≤Vth2时，Vd1＞Vd2。换句话说，通过比较在读放电路123上的Vd1和Vd2，存储晶体管104的阈值电压(Vth1)和参考存储晶体管108的阈值电压(Vth2)就能进行比较。结果，存储晶体管104的阈值电压(Vth1)就能被读出。
这个示例能够根据需要同第一和第二实施方案随意地组合。第二示例在这一示例中，将参照图5A和图5B描述一个非易失存储器，该非易失存储器包含参考存储单元阵列109，在该参考存储单元阵列中提供有多个参考存储单元107。
为简化描述，只有部分电路显示在图5A和图5B中，在该电路中参考存储单元阵列109被连接到电阻122上。
图5A示出参考存储单元阵列109，其中(1×q)个参考存储单元107被平行放置。
在图5A中，每一个参考存储单元107有一个参考存储晶体管108。该参考存储晶体管108的源区或漏区被连接到共公电极(SC)上，其它的被连接到电阻122。包含在参考存储单元阵列109中的参考存储晶体管108的栅电极是被共用的，它们都被连接到一个连接线(SA)。
在图5A中，同样的电压通过连接线(SA)施加到多个参考存储晶体管108的所有栅极上。这里，电阻122的等效电阻值是R，参考存储晶体管108被连接到电阻122。在图5A所示的电路中，提供了q个参考存储晶体管108。因而，电阻122的等效电阻值是R/q。
图5B中包含一个参考存储单元阵列109，(q×1)个参考存储单元107串行地提供在那里。
在图5B中，每一个参考存储单元107有一个参考存储晶体管108。在坐标(1，1)处的参考存储晶体管108的源区和漏区之一被连接到公共电极(SC)上。另一个区被连接到在坐标(2，1)处的参考存储晶体管108的源区或漏区。从坐标(2，1)到(p-1，1)处的参考存储晶体管108的每个源区和每个漏区被连接到相邻参考存储晶体管108的源区或漏区。在坐标(p，1)处的参考存储晶体管108的源区或漏区被连接到电阻122。另一个区被连接到相邻参考存储晶体管108的源区或漏区。包含在参考存储单元阵列109中的参考存储晶体管108的栅极全部是公共的并被连接到连接线(SB)。
在图5B中，同样的电压通过连接线(SB)施加到许多参考存储晶体管的所有栅电极上。这里，电阻122的等效电阻值是R，参考存储单元107被连接到电阻122。在图5B显示的电路中，提供有p个参考存储晶体管108。因而，电阻122的等效电阻值是(p×R)。
虽然描述了提供参考存储单元107串行连接到参考存储单元阵列109(图5A)和参考存储单元107并行连接到参考存储单元阵列109(图5B)的示例，本发明不限于此。被串行连接的参考存储单元107和被并行连接的参考存储单元107这两种情形可以相结合。换句话说，产生同样参考电压的参考存储单元107可以以串行的或并行的方式提供。在这样的情况下，即使一个参考存储单元107的性能较差，刷新操作仍可借助于其它参考存储单元107正常地执行。
如果提供多个如图5A和图5B示出的参考存储单元107，电读可以利用从多个参考存储单元107产生的参考电压平均值来执行。因而，由于电荷持有特性的变化而导致的影响能被减小。从而，执行刷新操作的可靠性能被提高。
这个示例可以按需要同第一、第二种实施方案和第一示例随意地结合。第三示例在这个示例中，将参照图6描述包含多个读放电路123和多个参考存储单元107的一个非易失存储器及其操作。
图6示出包含多个参考存储单元107、多个偏置电路130a和130b和多个读放电路123的非易失存储器。实践中，其它的如图1中所显示的电路，如写/擦除电路106a、校验电路134也提供在这里，然而在图6中它们被省略了。
以并联方式提供的每一个参考存储单元107的源区和漏区之一被连接到每一个读放电路123的输入端1上，另一个区被连接到公共电极(SC)上。每一个存储晶体管104的源区和漏区之一被连接到读放电路123的输入端2上，另一个区被连接到公共电极(SC)。
存储单元100的漏电压(Vdmtr)被输入到读放电路123的输入端1和输入端2之一上。参考存储单元107的漏电压(Vdrtr)被输入到另一个输入端上。在图6中示出的在读电路106b中提供多个读放电路123。因而，在存储单元阵列101中同一条线上的存储单元100上可同时执行电读。
尽管在图6中示出了在读电路106b的每一列中提供了一读放电路123，但本发明不限于此。例如，存储单元100可以被划分成任意数目的组，然后，可在每一个组中提供参考存储单元107、读放电路123和偏置电路130a、130b。
这一示例可以同第一种、第二种实施方案以及第一、第二示例随意地组合。第四示例在这一示例中，将参照图7到图10描述这样一个NAND型EEPROM，该NAND型EEPROM中的各自含8个存储单元的多个组单元(unitcell)以矩阵方式排列。
首先，将参照图7描述NAND型EEPROM的结构轮廓。在图7中示出在NAND型EEPROM中存在的存储单元阵列301。存储单元阵列301有(n×m)个组单元300，它们以矩阵形式排列(这里n和m是自然数)，矩阵中有(m×8)个字线(从[WL1(1)到WL1(8)]到[WLm(1)到WLm(8)])，有m个栅选择线(SS1到SSm)，有m个栅选择线(SD1到SDm)，有n个位线(BL1到BLn)。
组单元300包含8个存储晶体管[MTr1(x，y)到MTr8(x，y)]，和两个串联连接的选择晶体管[STr1(x，y)和STr2(x，y)]。这里(x，y)表示坐标，其中1≤x≤n，1≤y≤m(x和y是自然数)。
在图7中，存储晶体管[MTr1(x，y)到Tr 8(x，y)]的每一个控制栅(CG)11被连接到任何一个字线([WL1(1)到WL1(8)]到[WLm(1)到WLm(8)])。存储晶体管[MTr1(x，y)到MTr8(x，y)]的每个源区和每个漏区之一被连接到任何一个位线(BL1到BLn)，另一个区被连接到公共电极(SC)。
在存储单元阵列301周围提供有字线侧驱动电路303、Y-地址解码器302、复用器305、写/擦除电路306a、读电路306b、校验电路334和缓存器333。读电路306b包含偏置电路330a、偏置电路330b、读放电路323和数据锁存器组332。偏置电路330a通过复用器305被连接到任意一个组单元300上。偏置电路330b被连接到在参考存储单元阵列309中提供的任意一个参考存储单元307上。尽管在图7中示出，参考存储单元阵列309中只提供(1×1)参考存储单元307，然而本发明不限制于此。在参考存储单元阵列309中可提供任意数量的参考存储单元307。然而，在k电平非易失存储中必须至少提供(k-1)个参考存储单元307。
接下来，参照图8A到图8C将描述存储晶体管[MTr1(x，y)到MTr8(x，y)]的剖面结构图。从图8A到图8C中，每一个图都包含有浮动栅(FG)11、控制栅(CG)12、P-阱13、源区(S)14、漏区(D)15和N-衬底16。P-阱13和N-基底16是硅衬底，并在它们中分别掺入杂质元素以取得不同的导体类型。图8A示出为执行电读的存储晶体管[MTr1(x，y)到MTr8(x，y)]之一的一个剖面结构图。图8B示出为执行电擦除的存储晶体管[MTr1(x，y)到MTr8(x，y)]之一的一个剖面结构图。8C示出为执行电写的存储晶体管[MTr1(x，y)到MTr8(x，y)]之一的一个剖面结构图。
现在，将介绍NAND型EEPROM电读、电擦除和电写的操作过程。在这个示例中，为简化描述将介绍一个二进制NAND型EEPROM。然而，本发明不限于此，并可适用于多值NAND型EEPROM。这里，假设当存储晶体管[MTr1(x，y)到MTr8(x，y)]的阈值电压大于等于0.5V、小于等于4.5V时，二进制NAND型EEPROM具有信息“1”。另外，假设当存储晶体管[MTr1(x，y)到MTr8(x，y)]的阈值电压大于等于5.5V、小于等于7.0V时，二进制NAND型EEPROM具有信息“0”。具有信息“0”的阈值电压用Vt(“0”)表示，具有信息“1”的阈值电压用Vt(“1”)表示。在这种情况下，Vt(“0”)和Vt(“1”)满足下列方程[7]和[8]。0.5V≤Vt(“1”)≤4.5V[7]5.5V≤Vt(“0”)≤7.0V[8]首先，参照图9A将描述施加在NAND型EEPROM上的电读。图9A示出处于坐标(x，y)处的组单元300。在这个例子中，晶体管MTr7(x，y)被选中以执行电读，以读出存储晶体管MTr7(x，y)中具有的信息。值得注意的是，执行电读的存储晶体管MTr7(x，y)的剖面结构图显示在图8A中以便参考。
电压(这个示例中是5伏)施加在被选择的存储晶体管MTr7(x，y)的一个栅电极上。电压(这个示例中是8伏)被施加在其它(未被选择的)存储晶体管MTr1(x，y)到MTr6(x，y)和存储晶体管MTr8(x，y)的栅电极上。按照方程[7]和[8]，8.0V电压的施加会导致存储晶体管MTr1(x，y)到MTr6(x，y)和存储晶体管MTr8(x，y)进入导电状态。
在这种状态下，被选择的存储晶体管MTr7(x，y)的漏电压(Vdmtr)通过偏置电路330a输入到读放电路323的输入端1上。处在坐标(r，s)处的参考存储晶体管308的漏电压(Vdrtr)输入到读放电路323的输入端2上。然后，从读放电路323的输出端上输出或高电平或低电平的信号。
在这个例子中，处在坐标(r，s)处的参考存储单元307产生了参考电压Vref(e)。
然后，存储晶体管MTr7(x，y)的漏电压(Vdmtr)被输入到读放电路323的输入端1上。处在坐标(r，s)处的参考存储晶体管308的漏电压(一个对应于参考电压Vref(e)的电压)输入到读放电路323的输入端2上。此后，从读放电路323上的输出端上就输出了或高或低的电平信号。然后，从读放电路323上输出的或高电平或低垫片的输出信号被存储在锁存器组332上。
在这个示例中，当从读放电路323上输出的信号是高电平信号时，则存储晶体管MTr7(x，y)就被判定具有信息“0”。当从读放电路323上输出的信号是低电平信号时，则存储晶体管MTr7(x，y)就被判定有信息“1”。这样电读就被执行了。
接下来，将参照图9B描述在NAND型EEPROM上执行的电擦除。值得注意地是，用于执行电擦除的存储晶体管[MTr1(x，y)到MTr8(x，y)]的剖面结构图显示在图8B中以便参考。
在这个例子中，将描述这样一个示例，通过一个操作将存储在NAND型EEPROM存储单元阵列301上的信息电擦除掉。换句话说，通过一个操作，电擦除存储在所有存储晶体管[MTr1(x，y)到MTr8(x，y)1上的信息。
值得注意的是，术语“电擦除”是指这样一种状态，积累在所有存储晶体管[MTr1(x，y)到MTr 8(x，y)]浮动栅11中的电荷被清除，并且所有存储晶体管[MTr1(x，y)到MTr8(x，y)]的阈值电压小于或等于4.5V以获得状态“1”。
首先，20V电压被分别施加到P-阱13和N-基底16上。0V电压被施加到字线[WLy(1)到WLy(8)]上。0V电压被施加到存储晶体管[MTr1(x，y)到MTr8(x，y)]的控制栅12上。在这样的状态下，积累在浮动栅11上的电子被释放到P-阱13中。结果，所有存储晶体管的阈值电压就能小于或等于4.5V。这样，可以执行电擦除。
接下来，将参照图10描述在NAND型EEPROM上执行的电写。值得注意的是，用于执行电写的存储晶体管[MTr1(x，y)到MTr8(x，y)]的剖面结构显示在图8C中以便参考。
在这个例子中，字线[WLy(2)1被选中以执行电写，将信息“0”写入存储晶体管MTr2(x，y)中。电写是在存储晶体管[MTr2(1，y)到MTr2(n，y)]上执行的，这些晶体管被同时连接到所选择字线[WLy(2)]上。
首先，0(零)伏电压被施加到P-阱13、N-基底1 6和位线(BLx)上。然后，20V的高电压被施加到所选择字线[WLy(2)]上。电压(这个示例中是7.0V)被施加到未被选择的字线WLy(1)和[WLy(3)]到[WLy(8)]上。
在信息“0”的电写在所选择的存储晶体管MTr2(x，y)上执行后，该存储晶体管MTr2(x，y)的阈值电压必须在5.5V到7.0V范围内。在电擦除在储晶体管MTr2(x，y)上执行后，该存储晶体管MTr2(x，y)的阈值电压小于等于4.5V。因而，电子必须被注入到浮动栅12上。
0伏电压被施加到位线(BLx)上，20V的高电压被施加到选择栅信号线(SSy)上，还有，0伏电压被施加到选择栅信号线(SDy)上。
在这一状态下，20V电压被施加到存储晶体管MTr2(x，y)的控制栅12和P-阱13之间，电子能够从P-基底13注入到浮动栅11上。
另一方面，信息“1”被写入到连接在位线[BL(x+1)]上的存储晶体管MTr2(x+1，y)中。然后，当在那里执行电擦除操作时，所有存储晶体管的阈值电压是4.5V或更低。这样，状态中没有变化发生意味着写入了信息“1”。
然而，20V的高电压是施加到字线(WLy(2))上的。因此一定的电势(这个例子中是7.0V)被施加到位线[BL(x+1)]以防止电子被从P-阱13注入到浮动栅11。
通过执行以上描述的操作，信息“1”就能被写入到存储晶体管MTr2(x+1，y)中。
接下来，将参照图7描述在NAND型EEPROM上本发明刷新操作的情况。存储晶体管[MTr1(x，y)到MTr8(x，y)]和参考存储晶体管308有相同的特性。
按照本发明，刷新操作是在存储单元上执行的电写和在参考存储单元上执行的电写的一种联合操作。首先，将描述在存储单元上执行的电写。在这个示例中，将描述这样一种情况，通过利用参考电压Vref(e)和Vref(f)，执行对具有信息“k”的存储晶体管MTr7(x，y)的写操作。
如图7所示，包含在组单元300中的存储晶体管MTr7(x，y)的漏区被连接到读放电路323的输入端1上。换句话说，存储晶体管MTr7(x，y)的漏电压(Vdmtr)被输入到读放电路323的输入端1上。此外，参考电压Vref(e)或Vref(f)被输入到读放电路323的输入端2上。首先，参考电压Vref(e)被输入到读放电路323的输入端2上。然后，在存储晶体管MTr7(x，y)上执行电读，读出的数据(这以后叫“数据1”)被存储在数据锁存器组132中。
接下来，存储晶体管MTr7(x，y)的漏电压(Vdmtr)被输入到读放电路323的输入端1上，而参考电压Vref(f)被输入到输入端2上。然后，在存储晶体管MTr7(x，y)上执行电读，读出的数据(这以后叫“数据2”)被存储在数据锁存器组132中。如果在这里数据1和数据2的信息是不同的，一个电压就被施加到存储晶体管MTr7(x，y)。然后就在存储晶体管MTr7(x，y)上又执行电写，然后，通过利用读放电路323在存储晶体管MTr7(x，y)上执行电读，直到数据1和数据2的信息被实现为相同的信息。
按下来，将参照图7描述在参考存储单元307上执行的电写。在这个示例中，将描述这样一种情况，通过利用参考电压Vref(e)和Vref(f)在具有信息“k”的参考存储单元307上执行电写。
如图7所示，包含在参考存储单元307中的参考存储晶体管308的漏区被连接到读放电路323的输入端2上。参考存储晶体管308的漏电压(Vdrtr)被输入到读放电路323的输入端2上，参考电压Vref(f)被输入到输入端1上。
从读放电路323的输出端上输出或高电平或低电平的信号。当从读放电路323的输出端上输出高电平信号时，一电压就施加到参考存储晶体管308的控制栅(CG)上以在那里执行电写。然后，参考存储晶体管308的漏电压(Vdrtr)又输入到读放电路323的输入端2上。这样，重复该操作直到从读放电路323的输出端输出低电平信号。然后，在参考存储晶体管308上执行电写。
这个示例可以与第一和第二实施方案以及第一到第三示例结合。第5示例使用本发明技术的非易失存储器能用于各种应用。例如，它可以被用作内置在一个人计算机中的存储媒体。另一方面，它可以被用在内置于存储卡上的存储媒体。在这个示例中，将参照图11描述带有一个定时器和一个电池的非易失存储器。
图11概要地示出一个本发明的非易失存储器的结构图。在图11中，包含有存储单元阵列500、字线侧驱动电路501和位线侧驱动电路502。字线侧驱动电路501和位线侧驱电路502控制存储单元阵列500。还有，图11中包含有参考存储单元阵列503和写/读/擦除电路504。该写/读/擦除电路504控制参考存储单元阵列503。存储单元阵列500包含有多个存储单元。参考存储单元阵列503包含至少(k-1)个参考存储单元。
还有，图11包含定时器505和电池506。电池506是用作定时器505的备份电池。
当在非易失存储器中提供定时器505和电池506时，定时器505可用来测量从上次刷新操作后度过的时间。然后，刷新操作可以在经历一个预定的时间段后执行。在这种情况下可以从定时器505输出刷新信号到写/读/擦除电路504，以对存储单元阵列500执行刷新操作。另一方面，刷新操作可以被设定，以使它能够在电源507被接通或被断开时自动地执行。
这个示例可以同第一、第二实施方案和第一到第四个示例任意地组合。第六示例在图8中示出的存储晶体管其结构包括控制栅11、浮动栅12、源区14和漏区15，作为一个示例在前面已经做了描述。然而，本发明还能分别应用到具有各种结构的存储晶体管中。在这个示例中，将参照图12A到12C描述一个不同于图8中所示结构的另一种结构的存储晶体管。
图12A示出一个存储晶体管剖面结构的示例，该存储晶体管有一个团簇层。该存储晶体管有有源区2601、第一层绝缘膜2602、团簇层2603、(cluster 1ayer)第二层绝缘膜2605和控制栅2606。一个带有团簇层的通常的存储晶体管已在日本专利公开号49-22356中公开。
团簇层2603包含有多个团簇2604，每一个团簇2604具有积累电荷的功能并包含离散的、均匀构造的半导体或导体(金属)。
图12B和图12C中的每一个示出一种存储晶体管的截面结构，该存储晶体管有一用作积累电荷的区域氮化物膜。在图12B中示出的是金属氮氧化物半导体(MNOS)型存储晶体管，它有有源区2607、氧化物膜2608、氮化物膜2609和控制栅2610。需要指出的是，在这个示例中，氧化物膜2608是由氧化硅(SiO2)膜形成的，而氮化物膜2609是由氮化硅(Si3N4)膜形成的。
图12C中示出一个金属氧化物氮化物氧化物半导体(MONOS)型存储晶体管，它有有源区2611、第一层氧化物膜2612、氮化物膜2613、第二氧化物膜2614和控制栅2615。值得注意的是，在这个示例中，第一氧化物膜2612和第二氧化物膜2614是由氧化硅(SiO2)膜形成的，而氮化物膜2613是由氮化硅(Si3N4)膜形成的。
在上述的两个存储晶体管中，氮化物膜2609和氮化物膜2613具有积累电荷的功能。这里，在氮化物膜2609和氮化物膜2613中的离散杂质能级用于积累电荷。
包含在MNOS型(图12B)和MONOS型(图12C)存储晶体管中的氮化物膜在电荷保持特性方面比其它存储晶体管差。因而，在那里执行本发明的刷新操作会有更显著的效果。
这个示例可以同第一、第二实施方案和第一到第五个示例随意地结合。第七示例利用本发明的非易失存储器作为存储媒体的电子仪器包括摄像机、数字相机、风镜式显示器(头戴显示器)、导航系统、声音重放仪器(汽车音响产品、音频组件等)、笔记本型个人计算机、游戏设备、移动信息终端(移动计算机、移动电话、移动游戏机、电子图书等)和包含存储媒体的图像再现设备(特别地，播放记录媒体的设备，如通用数字盘(DVD)，该设备包含一个显示再现图像的显示器)。这些特定种类的电子仪器的示例分别显示在图18A到18H中。
图18A是一种发光器件，它包含机壳3001、支撑基座3002、显示器部分3003、扬声器部分3004和视频输入端3005。本发明的非易失存储器被连接到显示器部分3003和其它信号控制线路。本发明的非易失存储器可用来作为图像信号校正和/或数据处理的存储媒体。
图18B示出一种数码相机，它包含机体3101、显示器部分3102、图像接收部分3103、操作键3104、外连接口3105和快门3106。本发明的非易失存储器可以组合在例如装入数码相机的LSI衬底中，可以用作图像数据的存储媒体。
图18C示出一种笔记本型个人计算机，它包括主体3201、壳体3202、显示器部分3203、键盘3204、外接口3205和指示鼠标3206。本发明的非易失存储器可以组合在例如装入笔记本型个人计算机的LSI衬底中，可用作图像数据的存储媒体。
图18D示出一种移动计算机，它包括主体3301、显示器部分3302、开关3303、操作键3304和红外射线端口3305。本发明的非易失存储器可以组合在例如装入移动计算机的LSI衬底中，可作为图像数据和/或处理数据的存储媒体。
图18E示出一种图像再现设备(特别地如DVD播放器)，它包括主体3401、壳体3402、显示器部分A3403、显示器部分B3404、存储媒体(如DVD)读部分3405、操作键3406和扬声器部分3407。本发明的非易失存储器可以组合在例如装入DVD播放器的LSI衬底中，可用作图像数据的存储媒体。
图18F示出一种风镜式显示器(头戴显示器)，它包含主体3501、显示器部分3502、镜腿部分3503。本发明的非易失存储器可以集成在例如装入风镜式显示器的LSI衬底中，可用作图像数据的存储媒体。
图18G示出一种摄像机，它包含主体3601、显示器部分3602、盒体3603、外接口3604、远程控制接收部分3605、图像接收部分3606、电池3607、声音输入部分3608、操作键3609。本发明的非易失存储器可以组合在例如装入摄像机的LSI衬底中，可用作图像数据的存储媒体。
图18H示出一种移动电话，它包含主体3701、壳体3702、显示器部分3703、声音输入部分3704、声音输出部分3705、操作键3706、外接口3707、天线3708。本发明的非易失存储器可以组合在例如装入移动电话的衬底中，可用作存储电话号码的存储媒体。
如上所述，本发明可以通过各种方式进行应用，能作为各种领域电子仪器的存储媒体。
按照本发明的非易失存储器可以准确地读出包含在易发生漂移现象的存储晶体管中的信息，因为电读是通过利用从刷新存储晶体管中产生的参考电压进行的。
还有，按照本发明执行刷新操作的时间周期可比以前长，这增强了存储在存储晶体管中信息的可靠性。此外，阈值电压分布之间的范围可以减小，从而增强了多电平非易失存储器的集成度。
权利要求
1.一种具有存储晶体管和参考存储晶体管的非易失存储器，包括用于利用参考存储晶体管的阈值电压电读存储晶体管的阈值电压的读装置；用于在存储晶体管上执行电写，直到该存储晶体管的阈值电压高于第一参考电压的第一写装置；和用于在参考存储晶体管上执行电写，直到该参考存储晶体管的阈值电压高于第二参考电压的第二写装置。
2.按照权利要求1的非易失存储器，其中第一参考电压高于第二参考电压。
3.按照权利要求1的非易失存储器，其中第二参考电压高于参考存储晶体管的阈值电压。
4.按照权利要求1的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并与控制栅重叠。
5.按照权利要求1的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并与控制栅重叠。
6.按照权利要求1的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并与控制栅重叠。
7.按照权利要求1的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，该团簇提供在有源区和控制栅之间并同控制栅重叠。
8.按照权利要求1的非易失存储器，其中存储晶体管和参考存储晶体管存储多电平信息。
9.一种包括按照权利要求1的非易失存储器的电子仪器，其中电子仪器由这样的组中选出，该组包括发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机以及移动电话。
10.一种具有存储晶体管和参考存储晶体管的非易失存储器，包括用于在存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管的第二阈值电压属于同样信息阈值电压分布的第一写装置，该存储晶体管的第一阈值电压是基于参考存储晶体管的参考电压读出来的，该存储晶体管的第二阈值电压是基于参考存储晶体管的第一参考电压读出来的；以及用于在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压的第二写装置。
11.按照权利要求10的非易失存储器，其中第一参考电压高于第二参考电压。
12.按照权利要求10的非易失存储器，其中第二参考电压高于参考存储晶体管的阈值电压。
13.按照权利要求10的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
14.按照权利要求10的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
15.按照权利要求10的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间，并同控制栅重叠。
16.按照权利要求10的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，该团簇提供在有源区和控制栅之间并同控制栅重叠。
17.按照权利要求10中的非易失存储器，其中存储晶体管和参考存储晶体管存储多电平信息。
18.一种包含按照权利要求10的非易失存储器的电子仪器，其中电子仪器由这样的组中选出，该组包括发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话。
19.一种具有组单元(unit cell)和参考存储晶体管的非易失存储器，该组单元中多个存储晶体管被串联连接，包括用于通过利用参考存储晶体管的阈值电压电读存储晶体管阈值电压的读装置；用于在存储晶体管上执行电写直到该存储晶体管的阈值电压高于第一参考电压的第一写装置；以及用于在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压的第二写装置。
20.按照权利要求19的非易失存储器，其中第一参考电压高于第二参考电压。
21.按照权利要求19的非易失存储器，其中第二参考电压高于参考存储晶体管的阈值电压。
22.按照权利要求19的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
23.按照权利要求19的非易失存储器，其中每一存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
24.按照权利要求19的非易失存储器，其中的每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间，并同控制栅重叠。
25.按照权利要求19的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，该团簇提供在有源区和控制栅之间并同控制栅重叠。
26.按照权利要求19的非易失存储器，其中存储晶体管和参考存储晶体管存储多电平信息。
27.一种包含按照权利要求19的非易失存储器的电子仪器，其中电子仪器由这样的组选出，该组包括发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话。
28.一种具有组单元和参考存储晶体管的非易失存储器，该组单元中多个存储晶体管被串联连接，包括用于在存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管的第二阈值电压属于同样信息阈值电压分布的第一写装置，该存储晶体管的第一阈值电压是基于参考存储晶体管的参考电压读出来的，该存储晶体管的第二阈值电压是从该参考晶体管的第一参考电压读出来的；以及用于在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压的第二写装置。
29.按照权利要求28的非易失存储器，其中第一参考电压高于第二参考电压。
30.按照权利要求28的非易失存储器，其中第二参考电压高于参考存储晶体管的阈值电压。
31.按照权利要求28的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
32.按照权利要求28的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
33.按照权利要求28的非易失存储器，其中的每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
34.按照权利要求28的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，该团簇提供在有源区和控制栅之间并同控制栅重叠。
35.按照权利要求28的非易失存储器，其中存储晶体管和参考存储晶体管存储多电平信息。
36.一种包含按照权利要求28的非易失存储器的电子仪器，其中电子仪器由这样的组中选出，该组包括发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话。
37.一种具有存储晶体管、参考存储晶体管和定时器的非易失存储器，包括用于每次当定时器所测推移时间达到任意的设定时间时，在存储晶体管上执行电写直到存储晶体管的阈值电压高于第一参考电压的第一写装置，该存储晶体管的阈值电压是基于参考存储晶体管的参考电压读出来的；以及用于在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压的第二写装置。
38.按照权利要求37的非易失存储器，其中第一参考电压高于第二参考电压。
39.按照权利要求37的非易失存储器，其中第二参考电压高于参考存储晶体管的阈值电压。
40.按照权利要求37的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
41.按照权利要求37的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
42.按照权利要求37的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
43.按照权利要求37的非易失存储器，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，该团簇提供在有源区和控制栅之间并同控制栅重叠。
44.按照权利要求37的非易失存储器，其中存储晶体管和参考存储晶体管存储多电平信息。
45.一种包含按照权利要求37的非易失存储器的电子仪器，其中电子仪器由这样的组中选出，该组包括发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话。
46.一种驱动具有存储晶体管和参考存储晶体管的非易失存储器的方法，该方法包括利用参考存储晶体管的阈值电压电读存储晶体管的阈值电压；在存储晶体管上执行电写直到存储晶体管的阈值电压高于第一参考电压；以及在参考存储晶体管上执行电写直到参考存储晶体管的阈值电压高于第二参考电压。
47.按照权利要求46的驱动非易失存储器的方法，其中第一参考电压高于第二参考电压。
48.按照权利要求46的驱动非易失存储器的方法，其中第二参考电压高于参考存储晶体管的阈值电压。
49.按照权利要求46的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
50.按照权利要求46的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
51.按照权利要求46的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
52.按照权利要求46的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，团簇层提供在有源区和控制栅之间，并同控制栅重叠。
53.按照权利要求46的驱动非易失存储器的方法，其中存储晶体管和参考存储晶体管存储多电平信息。
54.按照权利要求46的驱动非易失存储器的方法，其中非易失存储器被安装到从发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话选择出的电子仪器中。
55.一种驱动具有存储晶体管和参考存储晶体管的非易失存储器的方法，包括在存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管的第二阈值电压属于同样信息阈值电压分布中，第一阈值电压是基于参考存储晶体管的参考电压读出来的，第二阈值电压是基于该参考存储器的第一参考电压读出来的；以及在参考存储晶体管上执行电写直到参考存储晶体管的阈值电压高于第二参考电压。
56.按照权利要求55的驱动非易失存储器的方法，其中第一参考电压高于第二参考电压。
57.按照权利要求55的驱动非易失存储器的方法，其中第二参考电压高于参考存储晶体管的阈值电压。
58.按照权利要求55的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
59.按照权利要求55的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
60.按照权利要求55的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
61.按照权利要求55的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，团簇层提供在有源区和控制栅之间并同控制栅重叠。
62.按照权利要求55的驱动非易失存储器的方法，其中存储晶体管和参考存储晶体管存储多电平信息。
63.按照权利要求55的驱动非易失存储器的方法，其中非易失存储器被装入到从发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话选择出的电子仪器中。
64.一种驱动具有其中多个存储晶体管被串联连接的组单元和一参考存储晶体管的非易失存储器的方法，包括通过利用参考存储晶体管的阈值电压电读存储晶体管阈值电压；在存储晶体管上执行电写直到该存储晶体管的阈值电压高于第一参考电压；以及在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压。
65.按照权利要求64的驱动非易失存储器的方法，其中第一参考电压高于第二参考电压。
66.按照权利要求64的驱动非易失存储器的方法，其中第二参考电压高于参考存储晶体管的阈值电压。
67.按照权利要求64的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
68.按照权利要求64的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
69.按照权利要求64的驱动非易失存储器的方法，其中的每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
70.按照权利要求64的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，团簇层提供在有源区和控制栅之间并同控制栅重叠。
71.按照权利要求64的驱动非易失存储器的方法，其中存储晶体管和参考存储晶体管存储多电平信息。
72.按照权利要求64的驱动非易失存储器的方法，其中非易失存储器被装入到从发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话选择出的电子仪器中。
73.一种驱动具有其中多个存储晶体管被串联连接的组单元和一参考存储晶体管的非易失存储器的方法，包括在存储晶体管上执行电写直到该存储晶体管的第一阈值电压和该存储晶体管第二阈值电压属于同样信息阈值电压分布中，第一阈值电压是从参考存储晶体管的参考电压读出来的，第二阈值电压是从该参考存储器的第一参考电压读出来的；以及在参考存储晶体管上执行电写直到该参考存储晶体管的阈值电压高于第二参考电压。
74.按照权利要求73的驱动非易失存储器的方法，其中第一参考电压高于第二参考电压。
75.按照权利要求73的驱动非易失存储器的方法，其中第二参考电压高于参考存储晶体管的阈值电压。
76.按照权利要求73的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
77.按照权利要求73的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
78.按照权利要求73的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
79.按照权利要求73的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，团簇层提供在有源区和控制栅之间并同控制栅重叠。
80.按照权利要求73的驱动非易失存储器的方法，其中存储晶体管和参考存储晶体管存储多电平信息。
81.按照权利要求73中的驱动非易失存储器的方法，其中非易失存储器被装入到从发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话选择出的电子仪器中。
82.一种驱动具有存储晶体管、参考存储晶体管和定时器的非易失存储器的方法，包括每次当定时器所测推移时间达到任意的设定时间时，在存储晶体管上执行电写直到存储晶体管的阈值电压高于第一参考电压，该存储晶体管的阈值电压是基于参考存储晶体管的参考电压读出来的；以及在参考存储晶体管执行电写直到该参考存储晶体管的阈值电压高于第二参考电压。
83.按照权利要求82的驱动非易失存储器的方法，其中第一参考电压高于第二参考电压。
84.按照权利要求82的驱动非易失存储器的方法，其中第二参考电压高于参考存储晶体管的阈值电压。
85.按照权利要求82的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、电荷积累区和控制栅，电荷积累区提供在有源区和控制栅之间并同控制栅重叠。
86.按照权利要求82的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、浮动栅和控制栅，浮动栅提供在有源区和控制栅之间并同控制栅重叠。
87.按照权利要求82的驱动非易失存储器的方法，其中的每一个存储晶体管和每一个参考存储晶体管有有源区、氮化物膜和控制栅，氮化物膜提供在有源区和控制栅之间并同控制栅重叠。
88.按照权利要求82的驱动非易失存储器的方法，其中每一个存储晶体管和每一个参考存储晶体管有有源区、团簇层和控制栅，团簇层提供在有源区和控制栅之间并同控制栅重叠。
89.按照权利要求82的驱动非易失存储器的方法，其中存储晶体管和参考存储晶体管存储多电平信息。
90.按照权利要求82的驱动非易失存储器的方法，其中非易失存储器被装入到从发光器件、数码相机、笔记本型个人计算机、移动计算机、移动图像再现仪器、风镜式显示器、摄像机和移动电话选择出的电子仪器中。
全文摘要
按照本发明的非易失存储器能够准确地读出包含在易受漂移现象影响的存储晶体管中的信息，因为在该存储晶体管上执行的电读是利用从刷新存储晶体管产生的参考电压进行的。此外，按照本发明，其间执行刷新操作的时间周期可以比以前长，这提高了存储在存储晶体管中的信息的可靠性。此外，阈值电压分布之间的间距能够被减小，这提高了多电平非易失存储器的集成度。
文档编号G11C16/10GK1462038SQ0212163
公开日2003年12月17日 申请日期2002年5月31日 优先权日2001年5月31日
发明者加藤清 申请人:株式会社半导体能源研究所