专利名称：负电压生成的制作方法
技术领域：
本发明一般涉及电子电路，并且更具体地，涉及电子电路中的负电压生成。
背景技术：
电子电路中利用负电压。例如，在可编程存储器中利用负电压擦除非易失性存储器单元。为电子电路生成负电压会对电路设计者提出挑战，在于用于生成负电压的器件的栅氧化物易于受到过应力。图1是现有技术的电平转换器(level shifter)的电路图。电平转换器101包括反相器 103、107、111 和 116，NAND 门 105、109 和 114，P 沟道晶体管 115、117、119 和 121，以及N沟道晶体管123和125。P沟道晶体管115、117、119和121以及N沟道晶体管123和 125组成锁存电路113。在操作中，电平转换器101取其输入处(IN)处的电压并且在其输出(OUT)处锁存相同的逻辑状态。在一个示例中，IN信号具有0至3. 3V的电压信号范围，并且OUT信号具有Vneg至3. 3伏特的电压信号范围。在值被锁存之后，Vneg电压从0伏特降低到负值(例如，-4伏特)，同时维持输出的逻辑状态。在电压电平已降低之后，使保护模式(PM)信号生效，该保护模式信号使得反相器111和116的输出均被驱动至它们的低电压轨的电压电平 (例如，0伏特)。在使PM信号生效的情况下，输出(OUT)的“高”逻辑电压电平从3. 3的电压下降到0伏特(反相器111和116的低电压负轨的值)，同时仍然维持逻辑状态。然后， Vneg减小到更低的电压电平。利用该电路，一 Vneg降低，输出就不能改变逻辑状态。
通过参照附图，本发明可以得到更好的理解，并且将使得其大量的目的、特征以及优点对本领域技术人员来说变得明显。图1是现有技术的电平转换器的电路图。图2是根据本发明的一个实施例的电子电路的一部分的电路图。图3是根据本发明的一个实施例的流程图。图4是根据本发明的一个实施例的电平转换器的电路图。在不同的图中使用相同的附图标记表示相同的项，除非相反地指出。图不一定是按比例绘制的。
具体实施例方式以下阐述了用于实现本发明的模式的详细描述。该描述旨在说明本发明，而不应认为是限制性的。这里描述了用于为电子电路生成负电压的电路。在一个示例中，通过电平转换器生成负电压，该电平转换器可以在其输出的低逻辑电压电平已被降低之后改变逻辑状态。 这允许逻辑电路在负电压处于中间负值时工作并且改变状态。利用该配置，可以调节电荷泵以产生中间调节的负电压电平和最终调节的负电压电平，与使用另外的负电压源作为电压输入相对地，该最终调节负电压电平具有由电路生成的作为电压输入的负电压。图2是根据本发明的一个实施例的电子电路的图。在所示出的实施例中，电子电路200包括负电压生成电路201和利用所生成的负供电电压(Vneg)用于存储器操作的存储器阵列203。在一个实施例中，阵列203利用Vneg作为电压基准，用于生成负电压以擦除阵列203的非易失性存储器单元。然而，在其他实施例中，存储器阵列203可以是另一类型的存储器和/或以其他方式使用负电压。另外，在其他实施例中，电子电路200可以是或者包括使用Vneg的其他类型的电路，诸如运算放大器和模拟数字转换器。电路201包括负电荷泵207，其以负电势驱动其输出，从而降低Vneg的电压。在一个实施例中，泵207是迪克森(Dickson)型电荷泵。泵207由使能信号来使能。当使能时， 电荷泵在使PUMP信号生效时生成负电荷。电路201包括比较器和用于控制PUMP信号的生效的电流路径211。路径211包括电流源210以及与节点216串联耦合的电阻器213、215 和217。在操作期间，比较器将节点212的电压与地电势进行比较，以确定是否使PUMP信号生效。在一个实施例中，电阻器被实现为“连接有二极管的”晶体管。在其他实施例中，它们可以被实现为多晶硅电阻器。电路201包括旁路晶体管219和221，用于为路径211中的旁路电阻器提供路径， 以在操作期间选择性地设置Vneg的调节电压电平。旁路晶体管219和221的导通分别由电平转换器223和225来控制。电平转换器 223和225能够在操作期间转换它们的输出的高逻辑电压电平和低逻辑电压电平。另外，当低逻辑电压电平已从地电势切换到负电压电平时，电平转换器223和225能够切换逻辑状态。电平转换器223和225均从Vneg控制电路227接收输入信号(L2和Li)，以分别控制晶体管219和221的晶体管导通状态。信号Ll和L2具有表示不导通逻辑状态的、3. 3 伏特的高逻辑电压电平以及表示导通逻辑状态的、0伏特的低逻辑电压电平。导通和不导通逻辑状态的电压电平与P沟道晶体管219和221的栅电极的导通状态和不导通状态的电压电平相关联。Vneg控制电路227在电路201的操作期间生成Ll和L2信号。操作期间的L2信号的电压电平基于Vneg的期望最终负电压电平。该值通过NEG SEL信号被提供到电路227， 其中NEG SEL信号在一个实施例中是从电子装置控制电路(未示出)提供的。当晶体管 219不导通(并且晶体管221也不导通)时，Vneg被调节为比晶体管219导通时的电压更低的电压电平(负的更多的电压电平)。在一个实施例中，当晶体管219不导通时，Vneg被调节为-9伏特，而当晶体管219导通时，Vneg被调节为_8伏特。晶体管219用于减小路径211的电阻。一些实施例不包括晶体管219、电阻器213以及电平转换器223。然而，其他实施例可以包括另外的旁路路径(未示出)，以提供另外的可选择的最终负电压电平。在这样的实施例中，另外的电阻器(未示出)将位于节点212与电阻器213之间，并且旁路晶体管 (未示出)将具有连接到节点212的一个电流端子和连接到电阻器213与另外的电阻器之间的节点的另一电流端子。另外的晶体管的栅极将由与电平转换器223类似的电平转换器 (未示出)来控制。
控制电路227包括用于为电荷泵207提供ENABLE信号的输出。在一个实施例中， 控制电路227位于集成电路中的连续位置，而在其他实施例中，可以分布在集成电路中的不同位置。在一个实施例中，电路227包括用于实现包括状态机的功能的逻辑，但是在其他实施例中，可以包括其他类型的电路以及实现其他类型的功能。电路201还包括用于提供当Vneg已达到中间负电压电平时的指示(IV)的中间电压检测电路209。在一个实施例中，该指示是由SR锁存器提供的，该SR锁存器在已使 ENABLE信号生效之后，在PUMP信号第一次转变为无效状态时进行锁存。图3是阐述电路201的操作的流程图，用于将Vneg从0伏特偏置为中间调节负电压电平，并且然后偏置为最终调节负电压电平。在操作301中，晶体管221置于导通状态。 这通过电路227将Ll驱动为低逻辑电压电平(0伏特)来实现，将Ll驱动为低逻辑电压电平(0伏特)将信号LlO驱动为低电压电平(Vneg)，该低电压电平在操作301期间为0伏特。另外，此时，取决于Vneg的最终期望负电压电平，使得晶体管219导通或不导通。通过将信号L2置于相应的逻辑电平而使得晶体管219导通或者不导通，以控制电平转换器223 的输出。在操作303处，使ENABLE信号生效，以使得电荷泵207开始调节节点216。由于 Vneg最初为0伏特(并且晶体管221导通)，因此正电压电平出现在节点212处，这使得比较器205使PUMP信号生效。因此，在操作305中，电荷泵207减小节点216处的电势以降低Vneg的电压电平。当Vneg达到期望的中间负电压电平(由电流Il *电阻器217的电压电平确定)时，节点212的电压电平下降到地以下，并且比较器使得PUMP信号无效。当在已使得ENABLE信号生效之后第一次使得PUMP信号无效时，电路209在操作307中使得IV 信号生效，其向控制电路227表示已达到了期望的中间负电压电平。在一个实施例中，中间负电压电平是-4伏特，但是在其他实施例中可以使用其他电压电平。在操作309中，控制电路227使到电平转换器223和225的NBIAS信号生效。如以下将讨论的，NBIAS信号用于使得电平转换器的保护电路能够限制由于Vneg从0伏特减小到中间负电压电平而在级联晶体管(cascoded transisitor)中导致的碰撞电离电流。在操作311中，晶体管221从导通状态改变为不导通状态。这通过将信号Ll的逻辑电压电平从低逻辑电压电平(例如，0伏特)改变为高逻辑电压电平(例如，3. 3伏特) 来实现。信号Ll从低逻辑电压电平转变为高逻辑电压电平使得电平转换器225的输出从低逻辑电压电平转变为高逻辑电压电平，以使得晶体管221不导通。在一个实施例中，此时的输出LlO的低逻辑电压电平是中间负电压电平(Vneg)并且高逻辑电压电平是3. 3伏特。 如稍后将讨论的，在一个实施例中，电平转换器225和223包括保护电路，该保护电路使得电路能够在已达到中间负电压电平之后执行状态改变，而不会损坏电平转换器的晶体管。在使得晶体管221不导通之后的短时段内，电路227使PM信号生效，以将电平转换器的输出(L10和L10)的高逻辑电压电平从高电压电平(例如，3. 3伏特)降低到低电压电平(例如，0伏特)，而不会改变晶体管221和219的导通状态。该转换将使得电平转换器223和225能够容忍随后生成的负的更多的Vneg。因为在操作311中使得晶体管221不导通，因此从节点212到节点216的压降由于从电阻器215开始(并且如果晶体管219不导通则从电阻器213开始)的路径211的电阻增大而显著增大。因此，节点212的电压电平上升，从而使得比较器205使PUMP信号生效。因此，电荷泵207在操作315中将节点216的电压电平驱动为负的更多。在所示出的实施例中，Vneg的最终调节电压取决于晶体管219是导通还是不导通。此时，电荷泵207由 PUMP信号来激励和去激励，以将Vneg调节为期望的负电压(例如，9伏特)。在一些实施例中，最终负电压电平可以是比中间负电压电平高的负电压电平。对于一些实施例，在达到中间负电压之后，将通过旁路晶体管(未示出)从路径211去除电阻。来自电流源210的电流和漏电流将用于在电荷泵207被重新激励之前将Vneg的电压电平拉高至负的较少的电压电平，以从节点216去除电势。在图2的实施例中，由于电平转换器225和223能够在Vneg处于中间负电压电平 (例如，-4伏特)时改变状态，因此电路201能够将Vneg调节为中间负电压电平和最终负电压电平，而无需利用单独的负电压源用于另外的电平转换器的晶体管保护。对于所示出的实施例，使用相同的电流路径211可获得不同电压电平的负电压调节。此外，由于电平转换器能够在中间负电压电平处改变状态，因此其使得电路201能够为晶体管提供负供电电压，该晶体管不必被布置用于处理整个电压摆动。图4是根据本发明的一个实施例的电平转换器225的电路图。在一些实施例中，电平转换器223可以具有类似的设计。与电平转换器101类似，电平转换器225包括反相器 403、407、411 和 416，NAND 门 405,409 和 414，P 沟道晶体管 415、417、419 和 421 以及 N 沟道晶体管423和425。P沟道晶体管415、417、419和421以及N沟道晶体管423和425组成锁存电路413。晶体管423和425是交叉耦合的。反相器403、407、411和416以及NAND 门405、409和414组成输入电路。另外，电路413包括级联晶体管431和433以及晶体管配置的栅极二极管(transistor configured gate diode)的堆叠4 和427，以提供在电平转换器的逻辑切换事件期间对晶体管431和433的源漏电压进行箝位的能力。在操作中，电平转换器225在数据输入处接收输入信号(Li)，并且在其输出(LlO) 处锁存该信号的逻辑状态。在一个实施例中，信号Ll具有0至3. 3V的电压信号范围，并且输出信号LlO具有Vneg至3. 3伏特的电压信号范围。在电平转换模式(其中，PM信号处于高电压电平(例如，3.3伏特))中，信号Ll处于高逻辑电压电平或低逻辑电压电平使得反相器411或416之一的输出被驱动至高逻辑电压电平(例如，3. 3伏特)，而另一反相器的输出被驱动至低逻辑电压电平(例如，0伏特)。如果反相器411的输出处于高逻辑电压电平，则其以高逻辑电压电平驱动晶体管415和417的源极以及P沟道晶体管419的栅极。在这些电压处，晶体管415处于导通模式，而晶体管421和419处于不导通模式。晶体管415导通将会过度驱动晶体管431和423，从而使得晶体管425变为导通，以将反相输出 Γ L10)拉低至低逻辑电压电平。* LlO处于低逻辑电压电平进一步使得晶体管417导通， 并且进一步确保晶体管421不导通。在晶体管417导通的情况下，LlO被拉至高逻辑电压电平(例如，3.3伏特)。如果反相器416的输出处于高逻辑电压电平并且反相器411的输出处于低逻辑电压电平，则锁存电路413将在LlO和* LlO处提供相反的逻辑电压电平。在操作301中，以低逻辑电压电平(0伏特)提供信号Li，其将LlO驱动为其相应的0伏特的低逻辑电压电平，以使得晶体管221导通。在操作301期间，NBIAS信号处于其高逻辑电压电平(3. 3伏特)的无效状态，并且PM信号处于其高逻辑电压电平(3. 3伏特) 的无效状态。在操作303中激励电荷泵207的情况下，Vneg从0伏特下降到中间负电压电平(例如，"4伏特)。电平转换器225被设计为使得信号LlO的低逻辑电压电平从0伏特到中间负电压电平(Vneg)跟随Vneg，其中下降为Vneg。因此，在操作303处，信号LlO的低电压电平下降，同时仍将晶体管221偏置为导通。当Vneg达到中间负电压电平(例如，_4伏特)时，使得IV信号生效。然后，使得 NBIAS信号生效以到达低逻辑电压电平(例如，0伏特)，以使得堆叠427和4 能够工作， 以减小晶体管431和433中的碰撞电离(取决于锁存电路413的状态)。当以低逻辑电压电平使得NBIAS信号生效时，晶体管431和433的沟道电阻增大。 这导致这些晶体管的夹断电压与漏极电压之间的低电压场，这减少了晶体管的导通状态期间的碰撞电离。例如，刚好在操作309之前，LlO处于低逻辑电压电平(Vneg)，晶体管421、419、 423和431导通，并且晶体管415、417和425不导通。晶体管433也不导通，这是因为其源极相对于其栅极处于高电势。当使得NBIAS信号低生效时，没有晶体管改变状态，但是晶体管431和433的电阻增加。在操作311中，将LlO信号的状态从低电压电平(Vneg)驱动至高电压电平(例如， 3. 3伏特)，以切换晶体管221的导通状态。如果Vneg为-4伏特，则该切换导致LlO超过 7伏特的摆动。如上所述，电平转换器225包括堆叠4 和427以及级联晶体管431和433，以使得该电压摆动不会损坏锁存电路413中的N沟道晶体管。在操作311中LlO的输出状态从低电压电平(Vneg)切换到高电压电平(3. 3伏特)期间，反相器411的输出变为3. 3伏特，并且反相器416的输出变为0伏特。在NBIAS 为低电压电平的情况下，晶体管431具有比NBIAS信号无效时高的电阻，从而使得更多的电流转向通过二极管堆叠429，以保护晶体管431免受碰撞电离。另外，增加晶体管431的电阻使得反相器411的输出处的3. 3伏特更容易地通过减小通过晶体管431和423的电流而将LlO驱动为高。将LlO拉高增加了晶体管425的栅极上的栅极电压，从而使得它更充分地导通。这用于降低晶体管423的栅极电压，以将该晶体管关断。因此，由于NBIAS信号生效而增大431的电阻将会增加晶体管431的路径的电阻，并且使得反相器411的输出更容易地相对于Vneg而拉高节点，从而提供LlO信号。在晶体管221的状态改变为不导通状态之后，电荷泵207开始将Vneg驱动为进一步的负值。为了保护电平转换器225免受这样的宽电压下降(例如，在一些实施例中为12 伏特)，使PM信号生效(低生效)，以将信号LlO的高电压电平从3. 3伏特减小到0伏特， 而不改变信号LlO的逻辑状态。PM信号的生效(成为0伏特)使得NAND门405和409以及反相器407的输出被驱动至高逻辑电压电平(3. 3伏特)。这使得NAND门414被驱动至低逻辑电压电平(0伏特)。反相器411和416(以及特定反相器411)的输出的电压电平变为低逻辑电压电平(3. 3伏特到0伏特)使得信号LlO的高电压电平被拉至低电压电平 (3. 3伏特到0伏特)，而不改变信号LlO的状态。另夕卜，由于门414的输出关联于晶体管415、417、419和421的N阱区域，因此该输出从0伏特变为3. 3伏特将这些晶体管的栅阱电压和栅源电压限制为不大于9伏特(特定的晶体管421，这是由于其栅极在操作315结束时将处于Vneg)。门414的输出连接到门405和409的输入，以使得在晶体管415、417、419和421中的任何晶体管的源极被驱动为高电压电平之前，这些晶体管的阱区域被驱动回到3. 3伏特。在一个实施例中，一种方法包括在电平转换器的第一输出处以第一输出电压电平提供第一逻辑状态，该第一输出电压电平响应于第一逻辑状态而选择第一负调节电压电平。该方法包括生成负供电电压，该负供电电压开始于第一供电电压电平并且减小到第一负调节电压电平。该方法包括响应于负供电电压达到第一负调节电压电平而将电平转换器的第一输出从第一逻辑状态切换到第二逻辑状态。以选择第二负调节电压电平的第二输出电压电平提供第二逻辑状态。该方法还包括响应于切换而将负供电电压从第一负调节电压电平调整为第二负调节电压电平。在另一实施例中，电平转换器包括负电压供电端子。电平转换器还包括第一 N沟道晶体管，该第一 N沟道晶体管具有连接到负电压供电端子的源极、以及栅极和漏极。电平转换器包括第二 N沟道晶体管，该第二 N沟道晶体管具有连接到负电压供电端子的源极、以及栅极和漏极。电平转换器包括第三N沟道晶体管，该第三N沟道晶体管具有用于接收偏置信号的栅极、连接到第一 N沟道晶体管的漏极的源极以及连接到第二 N沟道晶体管的栅极的漏极。漏极连接到电平转换器的第一输出。电平转换器包括第四N沟道晶体管，该第四N沟道晶体管具有用于接收偏置信号的栅极、连接到第二 N沟道晶体管的漏极的源极以及连接到第一N沟道晶体管的栅极的漏极。漏极连接到电平转换器的第二输出。电平转换器包括至少一个与第三N沟道晶体管并联耦合的、连接有二极管的N沟道晶体管，以及至少一个与第四N沟道晶体管并联耦合的、连接有二极管的N沟道晶体管。在另一实施例中，电平转换器包括用于接收数据信号的输入、用于接收控制信号的第二输入、耦合到第一中间节点的第一输出、耦合到第二中间节点的第二输出以及第一电路。第一电路响应于第一和第二中间节点以及负供电电压，以在第一输出处提供作为逻辑低或逻辑高之一的逻辑状态。逻辑状态表示数据信号。通过耦合施加于交叉耦合的第一 N沟道晶体管和第二 N沟道晶体管的源极的电压来提供逻辑低。电平转换器包括耦合到第一和第二 N沟道晶体管的碰撞电离电路，用于防止由于第一输出上的逻辑状态改变期间的碰撞电离而损坏第一和第二 N沟道晶体管。尽管已示出和描述了本发明的特定实施例，但是本领域技术人员应认识到，基于此处的教导，在不背离本发明及其更宽的方面的情况下，可进行另外的改变和修改，并且因此，所附权利要求旨在将所有这样的、在本发明的真实精神和范围内的改变和修改包括在其范围内。
权利要求
1.一种方法，包括在电平转换器的第一输出处以第一输出电压电平提供第一逻辑状态，所述第一输出电压电平响应于所述第一逻辑状态而选择第一负调节电压电平；生成负供电电压，所述负供电电压开始于第一供电电压电平并且减小到所述第一负调节电压电平；响应于所述负供电电压达到所述第一负调节电压电平而将所述电平转换器的所述第一输出从所述第一逻辑状态切换到第二逻辑状态，其中，以选择第二负调节电压电平的第二输出电压电平来提供所述第二逻辑状态；响应于所述切换，将所述负供电电压从所述第一负调节电压电平调整为所述第二负调节电压电平。
2.根据权利要求1所述的方法，还包括在所述切换之后，在所述电平转换器的所述第一输出处将所述第二逻辑状态的电压从所述第二输出电压电平减小到第三输出电压电平。
3.根据权利要求1所述的方法，还包括将处于所述第二负调节电压电平的所述负供电电压供应到存储器，用于擦除所述存储器的单元。
4.根据权利要求1所述的方法，其中，所述第二负调节电压电平小于或等于-8伏特。
5.根据权利要求1所述的方法，其中 所述电平转换器包括第一 N沟道晶体管； 所述方法还包括在切换所述第一输出的步骤期间保护所述第一N沟道晶体管免于碰撞电离。
6.根据权利要求1所述的方法，其中所述电平转换器包括在所述切换期间切换导通状态的第一 N沟道晶体管； 所述电平转换器包括与所述第一 N沟道晶体管串联的第二 N沟道晶体管； 在以所述第一输出电压电平提供所述第一逻辑状态期间，所述第二 N沟道晶体管处于第一阻性水平的导通状态；所述方法还包括在所述切换之前，将所述第二 N沟道晶体管的所述导通状态的阻性水平从所述第一阻性水平改变为第二阻性水平，所述第二阻性水平高于所述第一阻性水平。
7.根据权利要求6所述的方法，其中，二极管连接的晶体管的第一堆叠与所述第二N沟道晶体管并联连接。
8.根据权利要求1所述的方法，其中，在所述生成期间，所述电平转换器的所述第一输出处的所述第一输出电压电平随着所述负供电电压减小而减小。
9.根据权利要求1所述的方法，其中，所述第二负调节电压电平小于所述第一负调节电压电平。
10.根据权利要求1所述的方法，其中所述生成负供电电压包括在第一节点处生成所述负供电电压，所述第一节点耦合到负电荷泵的输出，所述负电荷泵包括耦合到比较器电路的输出的输入，所述比较器电路包括耦合到基准电势的第一输入和耦合到第二节点的第二输入，多个阻性元件在所述第一节点和所述第二节点之间串联耦合； 所述方法还包括响应于在所述第一输出处提供所述第一逻辑状态，使得旁路路径旁路所述第二节点与所述第一节点之间的所述多个阻性元件中的第一阻性元件， 响应于所述切换禁用所述旁路路径。
11.一种电平转换器，包括 负电压供电端子；第一 N沟道晶体管，具有连接到所述负电压供电端子的源极、以及栅极和漏极； 第二 N沟道晶体管，具有连接到所述负电压供电端子的源极、以及栅极和漏极； 第三N沟道晶体管，具有用于接收偏置信号的栅极、连接到所述第一 N沟道晶体管的漏极的源极以及连接到所述第二 N沟道晶体管的栅极的漏极，其中，所述漏极连接到所述电平转换器的第一输出；第四N沟道晶体管，具有用于接收所述偏置信号的栅极、连接到所述第二 N沟道晶体管的漏极的源极以及连接到所述第一N沟道晶体管的栅极的漏极，其中，所述漏极连接到所述电平转换器的第二输出；至少一个与所述第三N沟道晶体管并联耦合的、二极管连接的N沟道晶体管；以及至少一个与所述第四N沟道晶体管并联耦合的、二极管连接的N沟道晶体管。
12.根据权利要求11所述的电平转换器，还包括输入电路，所述输入电路具有用于接收数据信号的数据信号输入、用于接收控制信号的控制信号输入、耦合到所述第三N沟道晶体管的漏极的第一输出以及耦合到所述第四N沟道晶体管的漏极的第二输出。
13.根据权利要求12所述的电平转换器，还包括第一 P沟道晶体管，具有耦合到第一中间节点的源极、耦合到第二中间节点的栅极以及耦合到所述第三N沟道晶体管的漏极的漏极；以及第二 P沟道晶体管，具有耦合到所述第二中间节点的源极、耦合到所述第一中间节点的栅极以及耦合到所述第四N沟道晶体管的漏极的漏极。
14.根据权利要求13所述的电平转换器，还包括第三P沟道晶体管，具有耦合到第一中间节点的源极、耦合到所述第四N沟道晶体管的漏极的栅极以及耦合到所述第三N沟道晶体管的漏极的漏极；以及第四P沟道晶体管，具有耦合到所述第二中间节点的源极、耦合到所述第三N沟道晶体管的漏极的栅极以及耦合到所述第四N沟道晶体管的漏极的漏极。
15.根据权利要求14所述的电平转换器，其中，所述输入电路还包括电压供电改变电路，耦合在所述数据信号输入与所述第一和第二中间节点之间。
16.根据权利要求15所述的电平转换器，其中，所述输入电路的特征还在于，所述电压供电改变电路耦合在所述控制信号输入与所述第一和第二中间节点之间。
17.根据权利要求16所述的电平转换器，其中，所述电压供电改变电路的特征还在于， 它是用于改变被供应为逻辑高输出的电压的电路。
18.根据权利要求14所述的电平转换器，其中，所述输入电路包括 第一逻辑门，具有耦合到所述数据信号输入的输入、以及输出；以及第一反相器，具有耦合到所述第一逻辑门的输出的输入、以及耦合到所述第一中间节点的输出。
19.根据权利要求18所述的电平转换器，其中，所述输入电路还包括第二逻辑门，具有耦合到所述第一逻辑门的输出的输入、以及耦合到所述第一 P沟道晶体管、所述第二 P沟道晶体管、所述第三P沟道晶体管以及所述第四P沟道晶体管中的每一个的N阱区域的输出。
20. —种电平转换器，包括 用于接收数据信号的输入； 用于接收控制信号的第二输入； 耦合到第一中间节点的第一输出； 耦合到第二中间节点的第二输出；第一电路，所述第一电路响应于所述第一和第二中间节点以及负供电电压，用于在所述第一输出处提供作为逻辑低或逻辑高之一的逻辑状态，其中，所述逻辑状态表示所述数据信号，其中，通过耦合施加于交叉耦合的第一 N沟道晶体管和第二 N沟道晶体管的源极的电压来提供所述逻辑低；以及碰撞电离电路，耦合到所述第一和第二 N沟道晶体管，用于防止由于在所述第一输出上的逻辑状态改变期间的碰撞电离而损坏所述第一和第二N沟道晶体管。
全文摘要
第一逻辑状态在电平转换器(225)的第一输出处为第一输出电压电平，该第一输出电压电平响应于第一逻辑状态而选择第一负调节电压电平。负供电电压开始于第一电势并且减小到第一负调节电压电平。第一输出电压电平随着负供电电压减小而减小。电平转换器(225)的第一输出响应于负供电电压达到第一负调节电压电平而从第一逻辑状态切换到第二逻辑状态。以第二输出电压电平提供第二逻辑状态，该第二输出电压电平为负调节电压选择第二负调节电压电平。电平转换器的第一输出维持在第二逻辑状态但是电压减小。
文档编号G11C5/14GK102365685SQ201080014872
公开日2012年2月29日 申请日期2010年2月26日 优先权日2009年3月31日
发明者D·W·克鲁迪姆斯基, J·乔伊, P·桑吉瓦拉奥 申请人:飞思卡尔半导体公司