专利名称：使用源同步传递的异步存储器和采用它的系统的制作方法
技术领域：
本申请涉及电子器件，特别涉及完成在存储器和存储控制器之间数据传输的系统。本申请要求2002年7月30日申请的韩国专利申请2002-44982为优先权，其公开在此作为全文参考。
背景技术：
集成电路存储器件被广泛使用在消费者和商业应用中。如本领域技术人员公知的，集成电路存储装置包括存储器件。存储器件可以包括但不限制于动态随机存取存储器(DRAM)器件，静态随机存取存储器(SRAM)器件，掩膜只读存储器(MROM)器件，可编程只读存储器(PROM)器件，可擦除可编程只读存储器(EPROM)器件和电可擦除可编程只读存储器(EPROM)器件。
在诸如个人通信服务(PCS)，蜂窝或者个人数字助手(PDA)的传统移动处理系统中已经利用了各种存储器配置。这种存储系统包括非易失性和易失性存储器。因为移动处理系统典型地使用由电池提供的电源电压来操作，因此在该移动处理系统中包括的存储系统的低功率操作是有益的。特别地，因为移动处理系统可以将它们大部分操作时间处于待机状态，因此可以提供低功率操作同时移动处理系统处于待机状态的存储系统也是有益的。
在具有时钟树结构的诸如同步存储器的传统存储器中产生的待机电流可以基本上与非待机状态中的相同。这可以是这种情况，因为时钟信号被用作为用于同步存储操作的传输基准信号，并且因此，时钟信号典型地是内部产生的，而与操作是否是通过同步存储器实现的无关。
如本领域技术人员知道的，存储器一般通过引线(pin)(例如数据引线，地址引线，控制引线，电源引线等)与例如存储控制器或者芯片组提供外部通信。在传统移动处理系统中，存储器和存储控制器一般以点对点方式互连。因此，大量的用于互连的引线增加了制造成本和/或移动处理系统的复杂性。
发明内容
根据本发明的特定实施例，提供有系统、存储器和/或利用源同步接口与存储器进行通信的方法。在本发明的一些实施例中，提供了存储数据信息的存储器和提供了控制到/从利用源同步接口的存储器进行读和写操作的控制器。在本发明的特定实施例中，在读和写操作期间，控制器将命令和地址与第一选通脉冲信号一起传递到存储器，存储器响应于该第一选通脉冲信号锁存命令和地址。在读操作期间，存储器响应来自控制器的第二选通脉冲信号，以产生第三选通脉冲信号，并且控制器响应于第三选通脉冲信号接收来自存储器的数据。
在本发明的又一实施例中，提供了一种存储器，其包括响应于第一选通脉冲信号锁存命令和地址的第一接口电路，和响应于第二选通脉冲信号输出读数据的第二接口电路。第二接口电路也可以用第三选通脉冲信号输出读数据，其中第三选通脉冲信号是基于接收第二选通脉冲信号产生的。为了写操作，存储器一起接收要被写入的数据和用于写操作的第二选通脉冲信号。在本发明的特定实施例中，命令和地址以信息包格式传送。命令和地址也可以通过相互不同的信号线被传送。类似地，读数据和写数据可以在分离总线上传送。
根据本发明另一个实施例，与异步存储器的通信是通过在异步存储器中接收命令、地址和第一选通脉冲信号提供的。命令和地址每个是与第一选通脉冲信号至少部分并行地接收的。在异步存储器中存储的数据是基于所接收命令和所接收地址从存储器中读出的。第二选通脉冲信号是在异步存储器中被接收的，第三选通脉冲信号是响应于第二选通脉冲信号的接收产生的。从异步存储器读出的数据和第三选通脉冲信号是从异步存储器中输出的。而且，从异步存储器读出的数据和第三选通脉冲信号是至少部分并行输出的。
在本发明的又一实施例中，写数据是与第二选通脉冲信号的接收至少部分并行地被接收的。所接收的写数据基于所接收命令和所接收地址以及所接收第二选通脉冲信号被存储在存储器中。
图1是根据本发明一些实施例的系统的方框图；图2是根据本发明一些实施例数据传输操作的时序图；
图3是根据本发明一些实施例的存储器和存储控制器的方框图；图4是根据本发明另一实施例存储器和存储控制器的方框图；和图5是根据本发明另一实施例存储器和存储控制器的方框图。
具体实施例方式
现在将参考附图完整地说明本发明，其中表示了本发明的实施例。但是，本发明将不被解释为局限于这里所提出的实施例。更合适地，这些实施例被提供使得本公开是完整和彻底的，并且将本发明的范围完全传递给本领域技术人员。相同的数字表示完全相同的元件。还应理解，当元件被称为“连接”或者“耦合”到另一个元件时，其能够直接连接或者耦合到其它元件或者可以出现干预(intervening)元件。相反，当元件被称为是“直接连接”或者“直接耦合”到另一个元件时，不出现干预元件。
根据本发明确定实施例的系统方框图被表示在图1中。参考图1，根据本发明特定实施例的存储系统100包括存储器120和存储控制器140。存储器120是异步存储器，并且能够使用非易失性存储器(例如FRAM，EEPROM，EPROM等)和易失性存储器(例如DRAM，SRAM等)实现。借助存储系统100，在存储器120和存储控制器140之间的数据传输是通过源同步接口进行的。
源同步接口是数据与时钟信号一起从发送器发送到接收器的接口，其被用在锁存附随数据的接收接口之内。源同步接口可以去掉在发送器和接收器之间线上飞行时间的限制，并且可以不要求在发送器和接收器之间的控制时钟变形(skew)。源同步接口在名称为“METHOD AND APPARATUS FOR SOURCESYNCHRONOUS TRANSFERS AT FREQUENCES INCLUDING ODD FRACTION OF A COREFREQUENCY(在包括中心频率的余片段的频率处源同步传送的方法和设备)＂的美国专利USP6311285和名称为“METHOD AND APPRATUS FOR TRANSFERRINGDATA IN SOURCE-SYNCHRONOUS PROTOCAL AND TRANSFERRING SIGNALS IN COMMONCLOCK PROTOCOL IN MULTIPLE AGENT PROCESSING SYSTEM(以源同步协议传送数据和以多代理处理系统中的公共时钟协议传送信号的方法和设备)＂的美国专利USP6336159中公开，其全文公开在此引用作为参考。
如在图1中还表示的，存储器控制器140将用于读/写操作的命令/地址信息CA通过控制总线160发送到存储器120。存储器控制器140将第一选通脉冲(strobe)信号SCA作为传输基准或者同步信号通过信号线162发送给存储器120。即，命令/地址信息CA基于源同步接口与第一选通脉冲信号SCA一起被从存储器控制器140传递到存储器120。存储器120响应于第一选通脉冲信号SCA锁存命令/地址信息CA。
对于写操作，除了命令/地址信息CA，存储器控制器140将数据DATA通过数据总线164传递到存储器120，并且通过信号线166将作为传输同步信号的第二选通脉冲信号SDtM传递到存储器120。特别地，对于写操作，写数据DATA基于源同步接口与第二选通脉冲信号SDtM一起从存储器控制器140被传送到存储器120。存储器120响应于第二选通脉冲信号SDtM锁存写数据DATA。
对于读操作，除了命令/地址信息CA，存储器控制器140将在其想接收从存储器120读出的数据时刻的第二选通脉冲信号SDtM作为传输同步或者基准信号传递到存储器120。存储器120内部地产生响应于第二选通脉冲信号SDtM的第三选通脉冲信号SDfM。从存储器120中读出的读出数据与第三选通脉冲信号SDfM一起被发送到存储器控制器140。因此，在读操作期间，通过在将命令和地址信息传输到存储器120之后将第二选通脉冲信号SDtM发送到存储器120，存储器控制器140在要求的时间上与第三选通脉冲信号SDfM一起从存储器120上接收读出数据DATA。
在本发明的一些实施例中，命令和地址信息以包格式被传输。因此，例如，控制总线160可以由三个控制总线形成。如果地址和命令通过分离的传输线被传递，控制总线160可以由专用命令总线和专用地址总线形成。在地址和命令信息以包格式传输的本发明实施例中，控制和地址引线(pin)的数目在诸如DRAM的传统存储器之上被减少。因此，根据本发明一些实施例的存储器120能够使用比传统存储器更少的引线来实现。
例如，存储器带宽可以被确定为存储器操作频率和数据引线数目的相乘。因此，例如，具有工作在200Mbps的x16位结构的存储器的带宽等于具有工作在800Mbps的x4位结构的存储器的带宽。因此，数据引线的数目能够在不降低存储器带宽的情况下被减少。
根据本发明一些实施例的数据传输操作被表示在图2中。图2的上部，标记为Read(读)，表示用于从存储器120读出数据和将数据发送到存储器控制器140的操作。为了从存储器120中读出数据，有效命令Active(例如行地址)被从存储器控制器140发送到存储器120。这是在预定时间期间例如当有效命令Active(有效)已经被放置在CA总线上时通过触发第一选通脉冲信号SCA实现的。这种操作被表示在图2中，如同存储器控制器140在控制总线160上装入有效命令Active(图2中识别为CA)和在有效命令Active处于控制总线160的同时触发第一选通脉冲信号SCA。存储器120响应于第一选通脉冲信号SCA的触发锁存有效命令Active。存储器控制器140在控制总线160上装入读命令Read(例如列地址)和在读命令Read处于控制总线160上的同时触发第一选通脉冲信号SCA。存储器响应于第一选通脉冲信号SCA的触发锁存读命令Read。
响应于接收有效命令Active和读命令Read，在存储器120中存储的数据可以从利用传统读操作的存储器中读出。例如，在存储单元阵列(未表示)中存储的数据通过读电路(例如传感放大器电路)被读出。基于存储器控制器的控制，读数据通过数据总线166被从存储器120传送到存储器控制器140。为了将从存储器120中读出的数据发送到存储器控制器140，首先，存储器控制器140将第二选通脉冲信号SDtM传送到存储器120。存储器120响应于所接收的第二选通脉冲信号SDtM产生第三选通脉冲信号SDfM。如图2中表示，第三选通脉冲信号SDfM可以具有与被延迟预定时间的第二选通脉冲信号SDfM相同的波形。存储器120响应于第二选通脉冲信号SDtM在数据总线166上装入数据(图2中表示为DATA)和在数据被装入数据总线166上的同时输出第三选通脉冲信号SDfM。存储器控制器140响应于第三选通脉冲信号SDfM锁存在数据总线166上装载的数据DATA。
从存储器控制器140到存储器120的写操作也被表示在图2的下部。在数据被写入到存储器120的写操作期间，首先，有效命令Active’(例如行地址)被从存储器120发送到存储器控制器1400。有效命令Active’通过存储器控制器140发送到存储器120，该存储器控制器140在预定时间期间例如在有效命令Active’处于控制总线160上(图2中表示为CA)时触发第一选通脉冲信号SCA。即，存储器控制器140在控制总线160上装入有效命令Active’和在命令处于控制总线160的同时触发第一选通脉冲信号SCA。存储器120响应于第一选通脉冲信号SCA的触发锁存有效命令Active。存储器控制器140随后在控制总线160上装入写命令Write(例如列地址)，和在写命令Write处于控制总线160上的同时触发第一选通脉冲信号SCA。存储器120响应于第一选通脉冲信号SCA的触发锁存写命令Write。
要被写入的数据然后从存储器控制器140发送到存储器120。数据传输是通过触发第二选通脉冲信号SDtM实现的。即，存储器控制器160将写数据DATA装在数据总线166上，和在写数据DATA处于数据总线166上的同时触发第二选通脉冲信号SDtM。存储器120响应于第二选通脉冲信号SDtM锁存写数据DATA。该锁存的写数据可以被存储在利用传统技术的存储单元阵列(未表示)中。例如，该锁存的数据可以通过写电路(例如写驱动器电路)被存储在存储单元阵列中。
存储器120以异步方式工作，例如，是使用利用延迟链作为状态机器的传统技术的方式。而且，如从上述讨论可见，被用作为传输同步信号的选通脉冲信号SCA和SDtM仅仅在发生传送时触发。因此，对连续时钟的需要可以被避免和当不执行读或者写操作时由存储器120消耗的电流可以在利用连续时钟的类似存储器之上被减少。
图3是图1表示的存储器120和存储器控制器140的特定实施例的方框图。一个控制总线和一个数据总线被表示在图3中，但是，本领域技术人员理解，更多的控制和数据总线被包括在系统100中。图3中，表示了存储器控制器140的输入/输出接口电路，但是，例如，可以提供存储器控制器140的附加功能，例如以控制信号SDtM_CON，SCA_CON，和CA_CON的产生，以及产生和接收数据信号DOUT_CON和DIN_CON。因此，存储器控制器140的接口电路可以利用传统的芯片组以提供存储器控制器140的完整功能性。另外，定制的(custom)芯片组可以被利用来提供存储器控制器140的功能。这种定制芯片组可以提供例如状态机或者其它控制电路，其产生这里描述的信号用来完成从/到存储器120的写和读操作。
参考图3，存储器控制器140的驱动器DRV1将内部产生的命令/地址信息CA_CON传递给控制总线160，并且驱动器DRV2将内部产生的选通脉冲信号SCA_CON传递给信号线162。存储器120的输入缓冲寄存器BUF1缓冲寄存通过控制总线160从存储器控制器140传递的命令/地址信息CA。输入缓冲寄存器BUF2缓冲寄存通过信号线162从存储器控制器140发送的第一选通脉冲信号SCA。响应于由输入缓冲寄存器BUF2缓冲寄存的第一选通脉冲信号SCA，锁存器LAT1锁存输入缓冲寄存器BUF1的输出。锁存器LAT1的输出CA_MEM被提供给控制电路132。缓冲寄存器BUF1和BUF2以及锁存器LAT1形成存储器120的接口电路。
如图3中表示，由存储器控制器140产生的第二选通脉冲信号SDtM_CON通过驱动器DRV3被发送到信号线166。存储器120的输入缓冲寄存器BUF3缓冲寄存通过信号166从存储器控制器140传递的第二选通脉冲信号SDtM。存储器控制器140的驱动器DRV4将要在存储器120中存储的数据DOUT_CON提供给数据总线164。存储器120的输入缓冲寄存器BUF4缓冲寄存通过数据总线164发送的所接收数据。响应于通过输入缓冲寄存器BUF3缓冲寄存的第二选通脉冲信号SDtM，锁存器LAT2锁存从输入缓冲寄存器BUF4输出的数据。锁存器LAT2的输出DIN_MEM被提供给写电路138，以将锁存的数据写入存储器单元阵列134。写电路138是由控制电路132控制的。
还如图3表示，响应于输入缓冲寄存器BUF3的输出，锁存器LAT3锁存通过读电路136从存储器阵列134中读出的数据DOUT_MEM。因此，通过存储器120接收的第二选通脉冲信号SDtM被用来锁存从存储器阵列134中读出的数据。锁存数据通过驱动器DRV5被提供给数据总线164。读电路136通过控制电路132控制。
图3中，响应于由输入缓冲寄存器BUF3输出的第二选通脉冲信号SDtM，选通脉冲产生电路130产生第三选通脉冲信号SDfM_MEM。例如，在本发明的一些实施例中，选通脉冲产生电路130将第二选通脉冲信号SDtM延迟一个与锁存器LAT3的操作相关的延迟时间，以产生第三选通脉冲信号SDfM。因此，选通脉冲产生电路可以是延迟线、锁相环或者延迟锁环、振荡器或者其它本领域技术人员公知的这种选通脉冲产生电路。存储器120的驱动器DRV6将选通脉冲产生电路130的输出SDfM_MEM传递给信号线168。存储器控制器140的输入缓冲寄存器BUF5缓冲寄存在数据总线164上的数据DATA，其输入缓冲寄存器BUF6缓冲寄存通过信号线168传递的第三选通脉冲信号SDfM。响应于通过输入缓冲寄存器BUF6缓冲寄存的第三选通脉冲信号SDfM，锁存器LAT4锁存输入缓冲寄存器BUF5的输出。锁存器LAT4的输出DIN_CON被传递给存储器控制器140的内部电路(未表示)。驱动器DRV5，输入缓冲寄存器BUF4和锁存器LAT2及LAT3形成存储器控制器140的接口电路。
如上述，通常，由等待状态的存储系统消耗的电流量是由用来同步操作同步存储器的时钟信号产生的。如果存储器使用该时钟信号作为操作基准信号，通常即使处于等待状态时钟信号也连续被产生。因此，使用或者产生时钟信号的内部电路连续工作和消耗电流。但是，根据本发明的实施例，如图3中例子所表示，被用作为传输基准或者同步信号的诸如SCA和SDtM的选通脉冲信号被用在存储器120中，仅仅作为锁存使能或者锁存信号。即，选通脉冲信号SCA和SDtM不被用作为用于存储器操作的基准信号(例如时钟信号)。这意味着存储器120以异步方式进行读和写操作，例如，使用延迟链作为状态机(state machine)。因此，由于对存储器阵列的操作不需要产生或者利用时钟作为基准信号，本发明的特定实施例能够减少在存储器120中消耗的等待电流。
根据本发明实施例，选通脉冲信号SCA和SDtM能够由本领域技术人员公知的任何方法提供，提供这里说明的信号。例如，选通脉冲信号能够使用仅仅在希望周期期间，例如当数据处在CA总线或者DATA总线上时，被触发的时钟信号来实现。另外，能够实现选通脉冲信号以便具有前置码间隔(preambleinterval)和有效间隔(valid interval)。例如，如图2中表示，选通脉冲信号在前置码间隔期间被设置为低电平(或者高电平)，以便驱动器和/或输入缓冲寄存器被激活，以及在有效间隔期间被触发。此时，响应于该触发选通脉冲信号，锁存器将在控制/数据总线上装入的信息锁存作为有效信息。
图4表示根据本发明又一实施例的存储器120’和存储器控制器140’。图3中，在存储器120’和存储器控制器140’之间的数据传输是使用相同的数据总线完成的。但是，如图4中表示，当数据从存储器120’被发送到存储器控制器140’时使用的数据总线164A是与当数据从存储器控制器140被发送到存储器120时使用的数据总线164A分开的。即，数据总线164A被用于写操作，而数据总线164B被用于读操作。因此，数据总线164A是通过驱动器DRV4驱动的，和通过缓冲寄存器BUF4被提供给锁存器LAT2，以锁存使用选通脉冲SDtM的写数据。数据总线164B是通过驱动器DRV5驱动的，和通过缓冲寄存器BUF5提供给锁存器LAT4，以锁存使用选通脉冲SDfM的读数据。否则，图4中的存储器120’和存储器控制器140’以及它们的操作基本上等同于上面参考图3说明的存储器120和存储器控制器140。
图5表示根据本发明又一实施例的存储器120”和存储器控制器140”。如参考图3讨论的，在本发明的确定实施例中，地址和命令信息是通过相同的控制总线传输的。但是，在图5表示的本发明实施例中，地址和命令信息是通过不同总线传递的。例如，存储器控制器140”的驱动器DRV1将内部产生的命令CMD_CON传递给总线160A，并且存储器120”的输入缓冲寄存器BUF1缓冲寄存通过总线160A传递的命令CMD。锁存器LAT1锁存被缓冲寄存的命令，以及锁存器LAT1的输出CMD_MEM被传递给控制电路132。存储器控制器140的驱动器DRV7将内部产生的地址ADD_CON传递给总线160B，并且存储器120的输入缓冲寄存器BUF7缓冲寄存通过总线160B传递的地址ADD。锁存器LAT5锁存被缓冲寄存的地址，以及锁存器LAT5的输出ADD_MEM被传递给控制电路132。否则，图5中的存储器120”和存储器控制器140”以及它们的操作基本上等同于上面参考图3说明的存储器120和存储器控制器140。
如根据本公开由本领域技术人员理解的，本发明的实施例也可以包括利用分离读和写数据总线以及分离地址和命令总线的存储器和/或存储器控制器。因此，例如，图4和5中的存储器和存储器控制器能够被组合以提供本发明的又一实施例。
在本发明的一些实施例中，能够控制选通脉冲信号，以便仅仅当数据或者地址被传输时或者在数据和地址被传输之前被触发。另外，能够控制选通脉冲信号以便连续被触发。
本发明的实施例已经参考用于存储器控制器和存储器的特定接口电路进行了说明。为清楚起见，这种存储器控制器、存储器和接口电路已经用简单形式表示出。因此，根据本发明由本领域技术人员容易理解的附加电路也可以包括在根据本发明实施例的存储器控制器、存储器和/或系统中。例如，可以提供方向控制电路以便控制驱动器DRV4和DRV5的方向，使得当数据正在被图3的存储器控制器140或者存储器120接收时禁止驱动器的适当的一个。类似地，如上述，在本发明的特定实施例中，存储器120和/或存储器控制器140的内部总线可以比命令、地址和/或数据总线的一个或者多个更宽。因此，也可以提供附加电路系统，用于将数据从较宽总线打包到较窄总线和用于将数据从较窄总线解包到较宽总线。根据本公开，存储器件、存储器控制器和/或系统的其它改进和/或细节对本领域技术人员将是显而易见的，因此，在此不详细说明。但是，本发明的特定实施例趋于包含这种改进和细节。
本发明已经使用示例实施例进行了说明。但是，应当理解，本发明的范围不局限于公开的实施例。相反，其趋于覆盖各种改进和类似配置。因此，权利要求的范围应当因此被广义地解释以便包含所有的这种改进和类似配置。
权利要求
1.一种异步半导体存储器器件，包括存储器阵列，被构成为存储数据信息；第一接口电路，被构成为响应于由异步存储器器件接收的第一选通脉冲信号来锁存命令和地址信息；读电路，被构成为响应于锁存的命令和地址信息从存储器阵列中读出数据信息；信号发生器电路，被构成为基于由异步半导体存储器器件接收的第二选通脉冲信号产生第三选通脉冲信号；和第二接口电路，其构成为响应于第二选通脉冲信号来锁存由读电路从阵列中读出的数据，并输出从阵列中读出的该锁存数据以及所产生的与从阵列中读出的锁存数据的输出至少部分并行地第三选通脉冲信号。
2.根据权利要求1的异步半导体存储器器件，其中第二接口电路还被构成为响应于第二选通脉冲信号锁存要被存储在存储器阵列中的数据信息。
3.根据权利要求1的异步半导体存储器器件，其中当命令、地址和数据信息中的对应一个时，第一、第二和第三选通脉冲信号是通过传输命令、地址和数据信息中的对应一个的器件触发的。
4.根据权利要求1的异步半导体存储器器件，其中命令和地址信息是以包格式传递的。
5.一种系统，包括存储器，被构成为存储数据信息，还被构成为响应于第一选通脉冲信号的接收，锁存命令和地址信息，响应于用于写操作的第二选通脉冲信号的接收，锁存写数据，和响应于接收第二选通脉冲信号产生第三选通脉冲信号以及输出读数据和所产生的用于读操作的第三选通脉冲信号；和控制器，被构成为控制存储器读和写操作，该控制器还被构成为将命令和地址信息与第一选通脉冲信号一起传递到存储器，将写数据与用于写操作的第二选通脉冲信号一起传递到存储器，和将第二选通脉冲传递到存储器和与用于读操作的从存储器输出的第三选通脉冲一起接收读数据。
6.根据权利要求5的系统，其中所述存储器包括第一接口电路，构成为响应于第一选通脉冲信号锁存命令和地址；和第二接口电路，构成为响应于第二选通脉冲信号的接收，将读数据输出到控制器。
7.根据权利要求6的系统，其中第二接口电路还被构成为输出所产生的带有读数据的第三选通脉冲信号。
8.根据权利要求5的系统，其中命令信息和地址信息是在分离总线上被传输的。
9.根据权利要求5的系统，其中读数据和写数据是在分离总线上被传输的。
10.根据权利要求5的系统，其中命令和地址是以包格式传输的。
11.根据权利要求5的系统，其中第三选通脉冲和读数据是被至少部分并行地传输的。
12.一种系统，包括异步存储器，具有响应于第一选通脉冲信号接收命令和地址的第一接口电路，响应于第二选通脉冲信号接收数据的第二接口电路，和响应于第二选通脉冲信号产生第三选通脉冲信号的选通脉冲信号发生器电路；和存储器控制器，其产生第一和第二选通脉冲信号，并响应于第三选通脉冲信号从异步存储器中接收数据。
13.根据权利要求12的系统，其中当命令、地址和数据被传输时，触发第一、第二和第三选通脉冲信号。
14.根据权利要求12的系统，其中命令和地址是以包格式被传输的。
15.根据权利要求12的系统，其中命令和地址是通过彼此不同的信号线被传输的。
16.根据权利要求12的系统，其中第三选通脉冲和来自异步存储器的数据是被至少部分并行地传输的。
17.一种系统，包括异步存储器；和存储器控制器，产生第一和第二选通脉冲信号；其中异步存储器包括存储器阵列，存储数据信息；第一接口电路，其响应于第一选通脉冲信号锁存命令和地址信息；读电路，其响应于被锁存的命令和地址信息从阵列中读出数据；信号发生器电路，其延迟第二选通脉冲信号以产生第三选通脉冲信号；和第二接口电路，其响应于第二选通脉冲信号锁存由读电路读出的数据，第二接口电路中的锁存数据与第三选通脉冲信号一起被传递到存储器控制器。
18.根据权利要求17的系统，其中当数据、命令和地址被传递时，触发第一、第二和第三选通脉冲信号。
19.根据权利要求17的系统，其中命令和地址是以包格式传输的。
20.根据权利要求17的系统，其中命令和地址是通过彼此不同的信号线传输的。
21.一种与异步存储器通信的方法，该方法包括在异步存储器中接收命令、地址和第一选通脉冲信号，其中命令和地址每个是与第一选通脉冲信号至少部分并行地被接收的；基于所接收的命令和所接收的地址，读出在异步存储器中存储的数据；在异步存储器中接收第二选通脉冲信号；在异步存储器中响应于第二选通脉冲信号的接收，产生第三选通脉冲信号；和从异步存储器输出从异步存储器读出的数据和第三选通脉冲信号，其中从异步存储器读出的数据和第三选通脉冲信号被至少部分并行地输出。
22.根据权利要求21的方法，其中第一、第二和第三选通脉冲信号中的每个仅仅在读和/或写操作期间被触发。
23.根据权利要求21的方法，其中通过接收具有命令和/或地址信息的数据包接收命令和地址。
24.根据权利要求21的方法，其中命令信息和地址信息是通过彼此不同的信号线被传输的。
25.根据权利要求21的方法，还包括与第二选通脉冲信号的接收至少部分并行地接收写数据；和基于所接收的命令和所接收的地址以及所接收的第二选通脉冲信号，存储所接收的写数据。
全文摘要
提供了基于源同步接口用于存储数据信息的存储器和/或用于控制存储器的读/写操作的控制器。在读/写操作期间，命令和地址与第一选通脉冲信号一起被提供给存储器。存储器可以响应于第一选通脉冲信号锁存命令和地址。在读操作期间，存储器响应所接收的第二选通脉冲信号，以产生第三选通脉冲信号。存储器输出来自存储器的数据和第三选通脉冲信号，例如，使得输出数据可以通过存储器控制器用第三选通脉冲信号被锁存。
文档编号G11C7/10GK1475922SQ03133149
公开日2004年2月18日 申请日期2003年7月29日 优先权日2002年7月30日
发明者李东阳 申请人:三星电子株式会社