专利名称：采用下降电压的存储器单元的制作方法
采用下降电压的存储器单元技术领域
本发明一般涉及存储器器件，并更具体地涉及具有采用下降电压的存储器单元的 静态存储器单元结构。
背景技术：
随着集成电路技术规模化，静态存储器单元中的稳定性变为影响可靠存储器阵 列，例如包括静态随机访问存储器(SRAM)阵列设计的主要因素。大多静态存储器单元采用 常规的六晶体管(6-T)结构。尽管该存储器单元排列提供紧凑结构，但6-T存储器单元具有 许多缺点，特别是至少部分由于集成电路工艺尺寸减少时经常恶化的稳定性问题，因此6-T 存储器单元不能用全部技术发展规模化。稳定性问题通常在每当存储器单元的内部节点上 存储的电压受干扰时出现。随着工艺技术规模化，工艺-感应变化与基本变化源(例如，阈 值电压上的掺杂波动(dopant fluctuation)效应，等等)可导致给定晶片两端的大阈值电 压变化。该阈值电压分散效应基本放大6-T存储器单元中的干扰电压，该干扰可导致其中 采用6-T存储器单元的SRAM阵列中的稳定性失效。新近趋势是采用如图1图解的八晶体管(8-T)结构。8-T存储器单元10是在读取 操作期间有利消除存储器单元中的干扰的读取辅助机构。示例性8-T存储器单元10包含 静态存储元件12，静态存储元件12经第一和第二 N-沟道金属氧化物半导体(NMOQ写入访 问晶体管18和20可选择性连接到第一和第二写入位线(WBL) 14和16，以使晶体管18的源 极端连接到写入位线14，并且晶体管18的漏极端连接到存储元件12的第一内部节点Ni， 以及晶体管20的源极端连接到写入位线16，并且晶体管20的漏极端连接到存储元件12的 第二内部节点N2。写入访问晶体管18和20的栅极端连接到对应的写入字线(WffL) 22以便 传送写入信号。写入访问晶体管18和20响应该写入信号执行将存储元件12选择性连接 到写入位线14和16。静态存储元件12包含第一和第二反相器M和沈，该第一和第二反 相器M和沈分别经配置以使第一反相器M的输出在节点N2连接到第二反相器沈的输 入，并且第二反相器沈的输出在节点附连接到第一反相器M的输入。为了在读取操作期间消除存储器单元10的读取干扰，存储器单元10包括分离 读取访问电路28，该分离读取访问电路观连接到对应的读取位线(RBL) 30和读取字线 (RWL) 32,以便选择性地启动读取访问电路观。读取访问电路观包含分别以堆叠排列连接 的第一和第二 NMOS晶体管34和36。具体地，第一 NMOS晶体管34的漏极端连接到读取位 线30，第一 NMOS晶体管34的源极端连接到第二 NMOS晶体管36的漏极端，并且第二 NMOS 晶体管36的源极端接地。第一 NMOS晶体管34的栅极端连接到读取字线32，并形成读取访 问电路观的第一输入，并且第二 NMOS晶体管36的栅极端连接到存储元件12的内部节点 N2，并形成读取访问电路观的第二输入。在读取存储器单元10时，主动读取信号(例如，VDD)施加到对应的读取字线32， 由此开启读取访问电路观中的NMOS晶体管34。此外，读取位线30预充电到高电压状态。 当逻辑“1”存储在节点N2时，读取访问电路28中的匪OS晶体管36开启，由此在对应读取4位线30升高到高于地电位时创建电气通道，并允许电流从读取位线30流过读取访问电路 观，在读取位线30和地之间流过NMOS晶体管34和36。然而，在逻辑“0”存储在节点N2 时，晶体管36关闭，并因此读取线30和地之间的电气通道有效破坏，由此防止电流在读取 位线和地之间流动。连接到读取字线30的感测放大器(sense amplifier)，或可替换地感 测电路，优选检测读取位线上的电压和/或电流差，并使该差与存储器单元10的逻辑状态 相等。在读取操作期间，在写入操作期间使能的写入访问晶体管18和20被停用，例如， 通过向对应写入字线22施加逻辑“0”。在读取操作期间停用写入访问晶体管18和20用于 将静态存储元件12与对应写入位线14和16电绝缘。此外，由于连接到存储元件12的节 点N2的晶体管36的栅极端具有充分高的阻抗，所以内部节点N2在读取和写入操作期间与 读取位线30基本电绝缘。8-T存储器单元10提供从用来写入存储器单元的机构有益去耦 的读取存储器单元的机构。通常，在SRAM单元中保留存储需要一些最小保持电压，并且对于操作稳定性或性 能(例如适当的读取电流)需要一些更大的电压。在一些SRAM器件中，在功能性操作期间 向SRAM单元施加相对于待机模式中施加的电压更高的电压。这降低待机模式中的功率，但 不降低功能性操作期间的功率。待机模式和功能性操作模式之间的电压切换也导致延迟和 动态功率，当决定切换到待机模式时产生折中(trade off)。此外，不同电压施加于被写入 的SRAM单元与被读取的SRAM单元或在写入期间半访问的SRAM单元。电压的这些改变产 生功率并需要额外的外围电路。
发明内容
在本发明的一个方面，提供存储器阵列系统，该存储器阵列系统具有耦合到存储 器阵列的读取字线和写入字线的存储器单元，以及读取和写入该存储器单元的外围电路。 存储器单元包含存储元件，以便存储在至少一个功能性操作期间以下降电压供电的存储器 单元的逻辑状态，并且该存储器单元包含写入访问电路，该写入访问电路被配置为响应写 入字线上的写入信号，将存储元件连接到存储器阵列中的至少第一写入位线，以便将逻辑 状态写入存储器单元。存储器单元进一步包含读取访问电路，该读取访问电路包括连接到 存储元件的输入节点和连接到存储器阵列的读取位线的输出节点。读取访问电路被使能并 配置为响应读取字线上的读取信号，读取存储元件的逻辑状态。下降电压是相对于与存储 器单元的读取和/或写入有关的至少一个外围电路的外围操作电压下降的电压。在本发明另一方面，提供存储器阵列系统，该存储器阵列系统具有每个都连接到 读取字线和写入字线的多个存储器单元，以及读取和写入该多个存储器单元的外围电路。 每个存储器单元都包含存储元件，以便存储在功能性操作期间和待机模式期间以下降电压 供电的存储器单元的逻辑状态，并且每个存储器单元都包含读取访问电路，该读取访问电 路包括连接到存储元件的输入节点和连接到存储器阵列的读取位线的输出节点。读取访问 电路被使能并配置为响应读取字线上的读取信号读取存储元件的逻辑状态。存储器单元进 一步包含写入访问电路，该写入访问电路被配置为响应写入字线上的写入信号，将存储元 件连接到存储器阵列中的至少第一写入位线，以便向存储器单元写入逻辑状态，其中下降 电压是相对于与存储器单元的写入有关的至少一个外围电路的外围操作电压下降的电压。下降电压由阵列源供电电压(VDDAR)和阵列下沉(sink)供电电压(VSSAR)之间的差确定， 并且外围电压由外围源供电电压(VDDP)和外围下沉供电电压(VSSP)之间的差确定，并且 向读取访问电路供应读取下沉供电电压(VSSRD)。在本发明另一方面，提供具有多个存储器单元的存储器阵列系统，该多个存储器 单元每个都连接到读取字线和写入字线，并且该存储器阵列系统包括读取和写入该多个存 储器单元的外围电路。每个存储器单元都包含用于存储存储器单元的逻辑状态的存储装 置，该存储装置在功能性操作期间和存储器保持期间以下降电压供电。每个存储器单元都 进一步包含连接装置，该连接装置响应写入字线上的写入信号将存储装置连接到存储器阵 列中的至少第一写入位线，以便向存储器单元写入逻辑状态，并且每个存储器单元都进一 步包含读取存储器单元的逻辑状态的读取装置，该读取装置包括连接到存储元件的输入节 点和连接到存储器阵列的读取位线的输出节点。读取装置被使能并配置为响应读取字线上 的读取信号读取存储元件的逻辑状态，其中下降电压是相对于与存储器单元的读取和/或 写入有关的至少一个外围电路的外围操作电压下降的电压。
图1是图解常规八晶体管静态存储器单元的示意图。图2是图解根据本发明一方面的示例性八晶体管静态存储器单元的示意图。图3是图解根据本发明另一方面的示例性八晶体管静态存储器单元的示意图。图4是图解根据本发明另一方面的示例性八晶体管静态存储器单元的示意图。图5是示出根据本发明一方面的8-T SRAM存储器阵列的框图。图6图解采用根据本发明一方面的存储器阵列的便携电子器件。
具体实施例方式这里在适合用于例如SRAM阵列中的说明性静态存储器单元的情况下描述本发 明。应认识到，本发明不限于该存储器单元结构或任何特别的存储器单元结构。相反，本发 明更一般可应用于技术，以便有利允许存储器单元功能性地操作在相对于和存储器单元的 读取和/或写入有关的外围电路的下降电压。尽管本发明参考8-T存储器单元说明，但认 识到本发明也可应用于7-T存储器单元(即，仅具有一个写入访问晶体管)或包括分离的 读取访问电路的任何数量晶体管的存储器单元配置，该读取访问电路可与该存储器单元的 分离的写入访问电路绝缘。根据本发明一方面，存储器单元包括配置为在两种功能性操作(即，读取和写入 操作)期间和在待机模式期间以下降电压操作的存储元件，从而提供以下降功率操作的存 储器单元。待机模式是在存储器单元保持其当前逻辑状态且不写入或读取时的模式。下降 电压是相对于与存储器单元的读取和/或写入有关的至少一个外围电路的操作电压下降 的电压。存储元件也可以为功能性操作以第一下降电压操作，并为待机模式以第二下降电 压操作，以使第一和第二下降电压相对于与存储器单元的读取和/或写入有关的至少一个 外围电路的操作电压降低。在一个实施例中，下降电压基本上是维持存储器单元的逻辑状 态需要的最小保持电压。最小保持电压可以包括高于维持存储器单元的逻辑状态需要的最 小电压的一些余量(margin)，从而允许(多个)存储器阵列制造和操作中的波动。
图2图解根据本发明一方面的8-T存储器单元40。8-T存储器单元40包括静态 存储元件42，静态存储元件42经第一和第二N-沟道金属氧化物半导体(NMOQ写入访问晶 体管48和50可选择性连接到第一和第二写入位线(WBL和WBLB)44和46，以使晶体管48 的源极端连接到写入位线44，并且晶体管48的漏极端连接到存储元件42的第一内部节点 Ni,以及晶体管50的源极端连接到写入位线46，并且晶体管50的漏极端连接到存储元件 42的第二内部节点N2。写入访问晶体管48和50的栅极端连接到对应的写入字线(WffL) 52， 以便传送写入信号(VDDffffL)。写入访问晶体管48和50响应写入信号执行将存储元件42 选择性连接到写入位线44和46。静态存储元件42包含第一和第二反相器M和56，第一和第二反相器M和56分 别被配置为使第一反相器M的输出在节点N2连接到第二反相器56的输入，并且第二反相 器56的输出在节点m连接到第一反相器M的输入。存储元件被配置为以相对于为一个 或更多外围电路67和69供电的外围电压下降的电压为至少一个功能性操作(例如写入操 作)供电。该下降的电压是阵列源供电电压(VDDAR)和阵列下沉供电电压(sink supply voltage) (VSSAR)之间的差，并且外围电压是外围源供电电压(VDDP)和外围下沉供电电压 (VSSP)之间的差。该下降电压可源自外围电压(例如，VDDP和/或VSSP)，或通过单独的 供电而不是外围电压提供。为消除读取操作期间存储器单元40的读取干扰，存储器单元40包括连接到对应 的读取位线(RBL)60和读取字线(RWL)62的分离的读取访问电路58，以便可选启动读取访 问电路58。读取访问电路58包含分别以堆叠排列连接的第一和第二 NMOS晶体管64和66。 具体地，第一 NMOS晶体管64的漏极端连接到读取位线60，第一 NMOS晶体管64的源极端连 接到第二 NMOS晶体管66的漏极端，并且第二 NMOS晶体管66的源极端连接到读取下沉供 电电压(VSSRD)。VSSRD可以经分离的下沉供电电压独立供应，或可以耦合到或源自下沉供 电电压VSSAR或VSSP。读取位线60通过读取源供电电压(VDDRD)设置在通常的主动高状 态。VDDRD可以经分离的源供电电压独立供应，或可以耦合到或源自源供电电压VDDAR或 VDDP0第一 NMOS晶体管64的栅极端连接到读取字线62，并形成读取访问电路68的第一输 入，并且第二 NMOS晶体管66的栅极端连接到存储元件42的内部节点N2，并形成读取访问 电路58的第二输入。在读取存储器单元40时，主动读取信号(VDDRWL)施加于对应的读取字线52，由 此开启读取访问电路58中NMOS晶体管64。在节点2存储逻辑“1”时，读取访问电路58 中的NMOS晶体管66开启，由此创建电气通道，并允许电流从参考源流过读取访问电路58。 然而，在节点2存储逻辑“0”时，NMOS晶体管66关闭或读取位线60和地之间的电流减少， 由此防止电流在参考源和读取位线60之间流过或降低流过参考源和读取位线60之间的电 流。可以采用连接到读取位线60的感测放大器或可替换的感测电路，从而检测读取位线上 的电压差和/或电流差，并从而使该差与存储器单元40的逻辑状态相等。VDDRWL和VDDffffL 可以由外围供电电压(VDDP)或分离的供电电压供应，或源自外围供电电压(VDDP)或分离 的供电电压。如图2图解，存储元件42可以被配置为在两种功能性操作(即，读取和写入操 作)期间和待机模式期间以下降电压操作。该下降电压可以通过提供分压(reduction voltage)(例如NMOS控制晶体管68两端的电压降)而施加于存储元件。控制晶体管68的源极连接到下沉供电电压(VSS)，并且控制晶体管68的漏极和栅极相互连接，并连接到存 储元件42的第一和第二反相器M和56的末端。源控制晶体管68提供导致VSSAR相对于 VSS有一个增量的分压。VSS可以从VSSP提供或源自VSSP，以使VDDAR和VSSAR之间的差 小于VDDAR和VSS之间的差或VDDAR和VSSP之间的差，因此提供存储元件42两端的相对 于外围电压的下降电压。认识到控制晶体管68可以设置在VDDAR和源供电电压(VDD)之 间，在VSSAR等于VSSP的情况下该源供电电压(VDD)从VDDP提供或源自VDDP。分压也提 供到存储器阵列的其它存储器单元。认识到可以采用各种结构和配置从而提供小于外围电 压的下降电压。在本发明另一方面中，存储元件可以为功能性操作以第一下降电压操作，并为存 储器保持以第二下降电压操作，例如通过采用两个不同功率源改变VDDAR或VSSAR。在一个 实施例中，第一下降电压大于第二下降电压，两个电压都低于存储器阵列42的至少一个外 围电路的外围电压。读取访问电路58可被配置在存储元件42以下降电压供电的情况下以外围电压操 作。例如，该外围电压可以是约1伏到约1. 2伏，并且下降电压可以是约0. 6伏到大约0. 8 伏。在本发明一方面中，读取访问电路58的第二 NMOS晶体管66的阈值电压(VT)选择为 具有大于VSSAR的VT，以使第二 NMOS晶体管响应于存储元件42的不同逻辑状态开启和关 闭。然而，第二 NMOS晶体管66的VT可以被选择为基本等于或低于VSSAR。在这些后面的 情况中，NMOS晶体管66可以在逻辑“ 1，，和逻辑“0”期间以不同电流导通，并在读取位线60 提供不同电压。感测电路可以被配置为感测差，例如，通过限制时间窗口以便感测降低的读 取位线电压。在写入操作期间，读取操作期间停用的写入访问晶体管48和50被使能，例如通过 向对应写入字线52施加逻辑“1”，以将存在于第一和第二写入位线44和46上的逻辑状态 写入存储器单元。一个或更多外围电路67和69可以在写入位线和/或写入字线上提供电 压，该电压大于存储元件的下降电压。图3图解根据本发明另一方面的8-T存储器单元40。该8_T存储器单元相似于图 2的存储器单元，其中为相同部件采用相同的参考标记。与图3的8-Τ存储器单元有关的 外围电路包括配置为采用参考电压VREF控制分压的调节的运算放大器70。向运算放大器 70的第一输入提供参考电压，并且向运算放大器70的第二输入提供控制晶体管68漏极的 VSSAR0运算放大器70的输出被提供到控制晶体管68的栅极。在该配置中，参考电压VREF 可被调节以确定可采用的最大分压和最小下降电压，从而仍提供存储器单元40的合适的 功能性操作和存储器保持。分压可以相对于VSS或相对于VDDAR设定，从而提供存储元件 42两端的目标电压。认识到控制晶体管68可设置在VDDAR和从VDDP提供或源自VDDP的 源供电电压(VDD)之间，如先前参考图2讨论。图4图解根据本发明另一方面的8-Τ存储器单元40。该8_Τ存储器单元类似于图 2的存储器单元，其中相同部件采用相同的参考标记。存储器单元40的存储器元件42在两 种功能性操作期间和待机模式期间用下降电压(VDDRED)供电。下降电压VDDRED可从具有 与图2和图3的供应VSSAR的电路相似的电路的外围VDDP和/或VSSP获得，或可从分离 电源获得。认识到读取访问电路58可以被配置为操作在外围电压，以使第二 NMOS晶体管66耦合到VSSP，并且存储器阵列的一个或更多外围电路向读取位线提供电压和/或以VDDP 提供到读取位线。可替换地，VSSRD可以用大于或小于VSSP的一些其它电压供应。特别 地，VSSRD可以依赖于VSSAR。可以选择读取访问电路58的第二 NMOS晶体管66的VSSRD、 VSSAR、VDDAR和阈值电压(VT)的值，以使第二 NMOS晶体管响应存于储元件42的不同逻辑 状态开启和关闭。对于给定的VT，VSSRD相对于VSSAR越低，断电流越高。同样，VSSRD相 对于VDDAR越低，读电流越高。可以选择第二 NMOS晶体管66的VT，从而允许不同电流流过 NMOS晶体管66，并允许响应在存储元件的逻辑“1”和逻辑“0”，在读取位线60上提供不同 电流和/或电压。感测电路可以被配置为例如通过限制时间窗口来感测差，以便感测降低 的读取位线电压。在写入操作期间，读取操作期间停用的写入访问晶体管48和50被使能，例如通过 在对应写入字线52施加逻辑“1”，从而将存在于第一和第二位线上的逻辑状态写入存储器 单元。存储器阵列的一个或更多外围电路可以在存储器单元的写入位线和写入字线中的至 少一个上提供电压，该电压高于存储元件的下降电压。认识到存储元件可以为功能性操作 以第一下降电压操作，并且为存储器保持以第二下降电压操作，例如通过采用两个不同电 源。在一个实施例中，第一下降电压在两个电压都低于存储器阵列的至少一个外围电路的 外围操作电压的情况下大于第二下降电压。图5是示出具有存储器单元的SRAM存储器阵列系统80的框图，该存储器单元包 含存储器存储元件、写入访问和与写入访问分离的读取访问。存储器单元以相对于根据本 发明一方面的存储器阵列系统80的至少一个外围电路的下降电压供电。存储器阵列系统 80可以形成为集成电路。存储器阵列系统80包括存储器单元阵列82和读取与写入存储器 单元阵列82的存储器单元的外围电路。存储器阵列系统80包括经至少一个对应写入字线 和至少一个对应读取字线耦合到存储器单元阵列82的存储器单元的行解码电路84和字线 驱动器86，并且存储器阵列系统80包括经至少一个写入位线和至少一个读取位线连接到 存储器单元的列解码电路88和感测放大器/写入驱动器90。存储器单元在至少一个功能 性操作和待机模式期间以下降电压供电。该下降电压通过VDDAR和VSSAR之间的电压差建 立。存储器单元可以为采用分离电源的功能性操作和待机模式以不同的下降电压操作。向字线驱动器86和感测放大器/写入驱动器90提供VDDP。向字线驱动器 和写入驱动器提供VSSP，从而为与写入存储器单元有关的外围电路建立外围操作电压 (VDDP-VSSP)。向存储器单元的读取访问电路提供VSSRD。认识到只要存储器阵列的至少一 个外围电路的操作电压之间的电压差大于存储元件的下降电压，那么源供电电压和下沉供 电电压就可以提高或降低到不同水平。认识到存储器阵列80可以在各种不同的应用中采用。图6图解根据本发明一方 面采用具有以保持电压供电的存储器单元的存储器阵列102的便携电子器件100。便携电 子器件100包括耦合到存储器阵列102的处理器104、输入器件106(例如，键盘、小键盘、 触摸屏)和输出器件108 (例如，显示器、打印机、外围器件)，输入器件106和输出器件108 都耦合到处理器104和电池110，以便向便携电子器件100的组件供电。便携电子器件100 可以包括收发器112和天线114，以便与一个或更多其它器件无线通信。与本发明有关的本领域技术人员认识到描述的实施例和许多其它实施例的许多 变化是可能的，并且落入权利要求的范围内。9
权利要求
1.一种存储器设备，具有多个存储器单元和外围电路，每个存储器单元都耦合到读 取字线和写入字线，所述外围电路用于读取和写入所述存储器单元，每个存储器单元都包 含存储元件，其存储在至少一个功能性操作期间以下降电压供电的所述存储器单元的逻 辑状态；读取访问电路，其包括连接到所述存储元件的输入节点和连接到所述存储器阵列的读 取位线的输出节点，所述读取访问电路被使能并被配置为响应所述读取字线上的读取信号 读取所述存储元件的所述逻辑状态；写入访问电路，其被配置为响应所述写入字线上的写入信号，将所述存储元件连接到 所述存储器阵列中的至少第一写入位线，以便向所述存储器单元写入所述逻辑状态；以及其中所述下降电压是相对于与所述存储器单元的读取和/或写入有关的至少一个外 围电路的外围操作电压下降的电压。
2.根据权利要求1所述的设备，其中所述下降电压通过阵列源供电电压VDDAR和阵列 下沉供电电压VSSAR之间的差确定，并且所述外围电压通过外围源供电电压VDDP和外围下 沉供电电压VSSP之间的差确定。
3.根据权利要求2所述的设备，其中所述读取访问电路由低于阵列下沉供电电压 VSSAR的读取下沉供电电压VSSRD供电。
4.根据权利要求3所述的设备，进一步包含建立分压的控制器件，所述控制器件被连 接在所述存储元件的第一末端和源供电电压与下沉供电电压中的一个之间，并且所述存储 元件的第二末端连接到所述源供电电压和所述下沉供电电压中的另一个，以使所述源供电 电压和所述下沉供电电压减去所述分压之间的差建立所述存储元件两端的所述下降电压。
5.根据权利要求4所述的设备，进一步包含被配置为基于参考电压调节所述分压的运 算放大器。
6.根据权利要求2所述的设备，其中所述读取访问电路的晶体管的阈值电压被选择为 高于VSSAR。
7.根据权利要求2所述的设备，其中所述读取访问电路的晶体管的所述阈值电压被选 择为基本等于或低于阵列下沉供电电压VSSAR，并且所述至少一个外围电路被配置为基于 流过所述读取访问电路的不同电流，确定所述存储元件的不同逻辑状态。
8.根据权利要求1所述的设备，其中每个存储器单元都在功能性操作期间以第一下降 电压供电，并在待机模式期间以第二下降电压供电。
9.根据权利要求1所述的设备，进一步包含建立分压的控制器件，所述控制器件连接 在所述存储元件的第一末端和源供电电压与下沉供电电压中的一个之间，并且所述存储元 件的第二末端连接到所述源供电电压和所述下沉供电电压中的另一个，以使所述源供电电 压和所述下沉供电电压减去所述分压之间的差建立所述存储元件两端的所述下降电压。
10.根据权利要求9所述的设备，进一步包含被配置为基于参考电压调节所述分压的 运算放大器。
11.根据权利要求1所述的设备，其中所述下降电压源自所述外围电压。
12.根据权利要求1所述的设备，其中所述下降电压从分离的电源而不是所述外围电压提供。
13.根据权利要求1所述的设备，其中所述至少一个外围电路通过在所述写入位线和/ 或写入字线上提供大于所述下降电压的电压，向所述写入访问电路提供所述操作电压。
14.根据权利要求1所述的设备，进一步包含耦合到所述存储器单元的处理器；耦合到 所述处理器的输入器件；耦合到所述处理器的输出器件；被配置为向所述处理器、所述输 入器件、所述输出器件和所述存储器阵列中的至少一个供电的电池；耦合到所述处理器的 收发器；以及耦合到所述收发器的天线。
15.
16.一种存储器阵列系统，具有多个存储器单元和用于读取和写入所述多个存储器单 元的外围电路，其中每个存储器单元都连接到读取字线和写入字线，每个存储器单元都包 含存储所述存储器单元的逻辑状态的存储装置，所述存储装置在功能性操作期间和待机 模式期间以下降电压供电；响应所述写入字线上的写入信号将所述存储装置连接到所述存储器阵列中的至少第 一写入位线以便向所述存储器单元写入所述逻辑状态的装置；读取所述存储器单元的所述逻辑状态的读取装置，所述读取装置包括连接到所述存储 元件的输入节点和连接到所述存储器阵列的读取位线的输出节点，所述读取装置被使能并 配置为响应所述读取字线上的读取信号读取所述存储元件的所述逻辑状态，其中所述下降 电压是相对于与所述存储器单元的读取和/或写入有关的至少一个外围电路的外围操作 电压下降的电压。
17.根据权利要求16所述的存储器阵列系统，进一步包含调节所述下降电压的装置。
全文摘要
本发明提供一种存储器阵列，该存储器阵列具有耦合到存储器阵列的读取字线和写入字线的存储器单元(40)，以及读取和写入存储器单元的外围电路。存储器单元包含存储元件(42)，以便存储在至少一个功能性操作期间以下降电压供电的存储器单元的逻辑状态，并且该存储器单元包含写入访问电路，该写入访问电路配置为响应写入字线上的写入信号，将存储元件连接到存储器阵列中的至少第一写入位线(44)，以便将逻辑状态写入存储器单元。该存储器单元进一步包含读取访问电路，该读取访问电路包括连接到存储元件的输入节点和连接到存储器阵列的读取位线的输出节点。读取访问电路被使能并且被配置为响应读取字线上的读取信号，读取存储元件的逻辑状态。下降电压是相对于与存储器单元的读取和/或写入有关的至少一个外围电路的外围操作电压下降的电压。
文档编号G11C7/22GK102047339SQ200980119970
公开日2011年5月4日 申请日期2009年6月19日 优先权日2008年6月19日
发明者D·G·米坎, H·梅尔, M·P·克林顿, T·W·休斯敦 申请人:德克萨斯仪器股份有限公司