专利名称：非易失性同步存储器中独立的异步启动块的制作方法
技术领域：
本发明涉及非易失性半导体存储器领域，更具体地说，涉及一种具有独立的异步启动块的非易失性同步存储器。
背景技术：
非易失性存储器包括多种半导体存储器，其有一些单元能够在断电时候保持其数据。非易失性存储器的种类包括快擦写存储器和电可擦可编程唯读存储器(EEPROM)，以及其它各种器件结构。为要从存储器阵列读取数据和编程/写入数据到存储器阵列，这类存储器一般与一装置系统时钟同步工作。
非易失性存储器时常包括一启动块，其是一专用的存储区，用作存储专用程序如操作系统，(基本输入输出系统)BIOS等等。一般来说，这些起动块中的数据与用于其余的存储阵列的时钟同步地存取。其缺点是时钟信号和读指令均需要在启动块中数据可被存取以前建立。最好能在通电以后便立刻存取启动块中的数据而不必调定时钟或读命令。要做到所述的要求，启动块需要跟存储装置的常规同步主要存储部份同步地操作。
Andrich et al的美国专利5,197,034公开了一种非易失性存储器，其包括一主要块和一启动块。利用电路连接方式接收用作控制输入的控制讯号以使启动块能在控制信号于第一电压状态下获得修正和当控制讯号在另一电压状态下能产生一断电信号把存储器切换到实际上断电的状态。
Akaogi的美国专利5,402,383公开了一种可选择性地用于启动块或正常种类的快擦写存储器的电可擦非易失性半导体存储器。所述装置具有一存储单元阵列、一第一擦除部件、一第二擦除部件和一操作确立部件。当第一操作模式被确立，只有第一擦除部件可以擦除存储单元阵列。当第二操作模式被确立，第一擦除部件会停用而第二擦除部件则被触发并执行擦除的操作。因此，通过改变操作模式部件中确定的值便可达到启动块快擦写存储器和正常种类的快擦写存储器之间的切换。
Le et al的美国专利5,502,835描述一种同步地存取存储器的方法，其中一集成电路微处理器通过早期重叠的存储器存取周期读取外部存储装置中的数据，从而更高效率地存取速度缓慢的存储器。所述电路包括一启动区，其存储启动的程序。该启动区是Le et al的专利在图13中所示芯片选择产生部件的其中一部份，并看来是同步的。
本发明的目的在于提供一种非易失性存储器，其具有一可异步地存取并在同步的操作中可编程/擦除的启动块。
本发明另一目的是提供一种非易失性存储器，其可使异步启动块在该装置一开始通电后动作或在确定一常规同步存储器的操作指令时同步操作切换到触发异步启动块。
发明内容
上述目的业已由一非易失性存储器实现，其有一与系统时钟同步地操作的主要存储块和一独立的异步启动块。所述装置的结构可用于初次通电和系统重置时该装置中所用微处理器/存储控制器的配置。所述非易失性存储器包括逻辑控制电路，其可使异步启动块在初次通电之后被触发或可使启动块以同步模式触发，然后再切换到异步模式。这使启动块中的数据不必等待时钟或读指令信号被确立便能立刻读取。又因许多微处理器/存储控制器均异步地操作，故而这便于非易失性存储器与异步微处理器兼容。
图1是本发明的非易失性存储器的方框图。
图2是异步启动块的方框图。
图3是异步启动块中X-解码器的电路图。
图4是主要存储块中X-解码器的电路图。
图5是启动块和主要存储块中输出缓冲器的电路图。
具体实施例参照图1，其所示为本发明的非易失性存储器。所述存储器是由常规的非易失性存储块23和异步启动块25组成。常规的非易失性同步存储块23和异步启动块25两者均是存储器电路块，其可包括地址输入、X和Y-解码器、读取、编程和清除的列选择、非易失性存储阵列、读出放大器和输出缓冲器。所述存储装置20包括多个输入管脚21和输出管脚27，它们用作接收来自和到存储装置的指令和输出指令。信号线31和33在主存储块23和异步启动块25之间传输指令。使启动块的起动信号32输入异步启动块25并同时在输入到常规的主要存储块以前被反相35。
参照图2，异步启动块25接收一信号41，其送往块49的地址部份、X-解码器47和Y-解码器48以及选择列44和编程/清除选择42，决定存储区43中的那一块将会选作读取、编程和清除操作。所述启动块还包括读出放大器和输出缓冲器，其用作缓冲输出信号50。
至少有两种方式可触发异步启动块。一种方式是发布一个”模式寄存器集指令”，其是一种常规的同步存储器操作指令，用作触发异步启动块和停用常规的非易失性同步存储块。假如这样，启动块以同步模式操作，而模式寄存器集会把该启动块切换成以异步模式操作。这将使大部份的功能性操作如读取、编程和清除可被存取到异步启动块而不是常规的主要存储块。第二种触发异步启动块的方式是在芯片通电的时候将使异步启动块触发而不是触发非易失性同步存储块。在想要起动同步主要存储块的时候可发出一模式寄存器集指令停用异步启动块。所述模式寄存器集指令通常是同步的芯片操作。因有人要输入以异步启动块模式操作的所述指令，一些输入管脚功能如时钟、行存取(RAS#)和列存取(CAS#)等等均不能停用，但可以在输入中将这些功能调整到VIL或VIH下其各自的非活动状态直到它们用作输入指令。这样，当芯片处于异步启动块的操作模式，编程和清除的同步指令的顺序仍能发布和是功能性的。这可避免需要花大力量去设计一套编程和清除异步启动块的异步逻辑电路。
照参图3，其所示为一些逻辑控制电路，其用作起动和停用异步启动块。图3的电路是异步启动块中的X-解码器，而图4的电路则是同步主要存储块中的X-解码器。参照图3，所述的X-解码器逻辑电路60包括一”与非”门65，其具有多个输入61、69，还包括一启动块起动信号67。”与非”门65的输出被反相器66反相而产生输出68。同样，在图4中，一”与非”门75接收多个输入信号71，79，还包括一启动块起动信号77。不过，所述启动块起动信号77在进入”与非”门75以前要经过反相。”与非”门75的输出是被反相器76反相而产生输出78。在模式寄存器集指令下可使所述启动块的起动信号触发或成为高逻辑或者在通电后成为高逻辑，以便指出异步启动块被触发。如果异步启动块没有被触发，所述启动块起动信号便会处于低逻辑状态。图3中，只有当启动块起动信号67处于高逻辑状态，输出信号才会跟随输入a-0到a-n61，69的结合逻辑。否则，只要启动块起动信号67维持在低逻辑状态，输出68便一直待在低逻辑状态，这表示异步启动块没有被触发。参照图4，在同步主要存储块的X-解码器电路块70中，如果启动块起动信号77处于低逻辑状态，输出信号78会跟随输入信号a-0到a-n 71，79的结合逻辑，这表示异步启动块没有被触发及常规的同步主要存储块则被启动。
参照图5，其所示为启动块和主要存储块的输出缓冲器。异步启动块的输出缓冲器逻辑控制电路80与同步主要存储块的输出缓冲器90结合，而每一缓冲器的输出均在输出管脚100提供一输出信号。异步启动块的输出缓冲器是第一逻辑块80，其由一第一反相器83组成，其在一输入端接收启动块起动信号87并在反相器83的输出端产生一中间控制信号。”或非”门84的第一输入端耦合于第一反相器83的输出端并在第一输入端接收中间控制信号。所述”或非”门在其第二输入端接收第一输入信号81。所述”或非”门在其输出产生了第一门信号。”与非”门82在第一终端接收启动块起动信号87并在第二终端接收输入信号81。”与非”门82的输出是第二门信号。所述两个门的信号均输入CMOS(互补金属氧化物半导体)反相器的门，其由一PMOS(P沟道金属氧化物半导体)晶体管和一NMOS(N沟道金属氧化物半导体)晶体管86组成。所述PMOS晶体管85接收”与非”门82的输出信号及NMOS晶体管86接收”或非”门84的输出信号。由PMOS 85和NMOS晶体管86形成的反相器的输出产生一信号88，该信号被送到输出管脚100的输出信号。所述非易失性同步存储块的电路90具有一反相器93，其在输入端接收启动块起动信号并在其输出端产生一中间控制信号。”与非”门92的第一输入端耦合于第一反相器93的输出端并在”与非”输出端上产生第一门信号的第二输入端接收第一输入信号91。所述”或非”门94在第一终端接收启动块起动信号97并在第二终端接收输入信号91及在”或非”门的输出产生第二门控制信号。第一门控制信号到达PMOS晶体管95的门和第二门控制信号到达PMOS晶体管96的门。所述PMOS晶体管95和PMOS晶体管96形成一反相器，其产生一到达输出管脚100的输出98。
当同步启动块被触发，启动块起动信号将会处于高逻辑并将使输入信号控制逻辑电路去驱动输出100，同一时间，在高逻辑的所述启动块起动信号使逻辑电路90关掉，所以输出缓冲器和同步的主要存储块便被停用。当同步启动块没有被触发，所述启动块的触发信号将处于低逻辑而使异步启动块80的输出缓冲器被停用和到达同步主要存储块的输出缓冲器90的低信号会被启动。因此，纵使两个输出缓冲器驱动输出管脚100，在任何一个时候只有一输出缓冲器驱动所述管脚及另一个缓冲器将处于三态模式。这便为异步启动块的起动和停用作好准备，即使在同步存储块正在运作之后。
权利要求
1.一种非易失性存储器，其特征在于所述的存储器包括一存储器阵列，其包括一同步主要存储块和一异步启动块；多个跟存储器阵列耦合的输入管脚和输出管脚；一逻辑控制电路，用作接收地址信号、异步控制信号和同步控制信号包括一时钟信号；以及一异步启动块的触发和停用器件。
2.根据权利要求1所述的非易失性存储器，其特征在于异步启动块的触发和停用器件包括将第一控制信号施加于逻辑控制电路耦合的第一输入管脚，所述逻辑控制电路提供一指出异步启动块是否被触发还是停用的输出。
3.根据权利要求1所述的非易失性存储器，其特征在于逻辑控制电路包括异步启动块中的第一X-解码器电路块和同步主要存储块中的第二X-解码器电路块，所述第一和第二X-解码器接收第一控制信号并各自提供指出各自的异步或同步块是否被起动的输出。
4.根据权利要求3所述的非易失性存储器，其特征在于第一X-解码器块的输出端是处于与第二X-解码器块的输出状态相反的逻辑状态。
5.根据权利要求1所述的非易失性存储器，其特征在于异步启动块是由其中一输入管脚在收到通电信号的时候触发。
6.根据权利要求5所述的非易失性存储器，其特征在于由其中一输入管脚在收到模式寄存器集信号的时候停用异步启动块及触发同步主要存储块。
7.根据权利要求1所述的非易失性存储器，其特征在于逻辑控制电路包括在同步主要存储块中的输出缓冲器中的第一逻辑块及在异步启动块中的输出缓冲器中的第二逻辑块，所述第一和第二逻辑块接收第一控制信号和第一输入信号并在其中一个输出管脚产生一输出。
8.根据权利要求1所述的非易失性存储器，其特征在于每一第一逻辑块均包括一第一反相器，其在输出端产生一中间控制信号的输入端接收第一控制信号；一”与非”门，其有一与第一反相器的输出端耦合的第一输入端和在第一输入端接收中间控制信号及所述”与非”门在第二输入端接收第一输入信号并在”与非”的输出产生第一门信号；一”或非”门，其在第一输入接收第一控制信号和在第二输入接收第一输入信号并在”或非”的输出产生第二门信号；以及一CMOS反相器，其包括一PMOS晶体管，该晶体管有一与”与非”的输出耦合的门，一与电源电压耦合的漏极和一与所述的其中一个输出管脚耦合的源极，还有一NMOS晶体管，其有一与”或非”的输出耦合的门，一与其中一个输出管脚耦合的漏极和一接地的源极，所述PMOS晶体管的门接收所述的第一门信号和所述NMOS晶体管的门接收所述第二门信号，所述输出在其中一输出管脚产生。
9.根据权利要求7所述的非易失性存储器，其特征在于每一第二逻辑块均包括一第一反相器，其在输入端接收第一控制信号和在输出端产生一中间控制信号；一”或非”门，其有一与第一反相器的输出端耦合的第一输入端并在第一输入端接收中间控制信号，所述”或非”门在第二终端接收第一输入信号并在”或非’的输出产生第一门信号；一”与非”门，其在第一输入接收第一控制信号并在第二输入接收第一输入信号，及在”与非”的输出产生第二门信号；一CMOS反相器，其包括一PMOS晶体管，该晶体管的有一与”与非”的输出耦合的门，一与电源电压耦合的漏极和一与所述其中一个输出管脚耦合的源极，还有一NMOS晶体管，该晶体管有一与”或非”的输出耦合的门，一与所述的其中一个输出管脚耦合的漏极及一接地的源极，所述PMOS晶体管的门接收所述的第一门信号和所述NMOS晶体管的门接收所述的第二门信号，及所述的输出在其中一输出管脚产生。
10.根据权利要求1所述的非易失性存储器，其特征在于所述的存储器阵列是一快擦写存储器类型。
全文摘要
一种非易失性存储器(20)，其有一与系统时钟同步地操作的主要存储器(23)和异步启动块(25)。在初始通电的时候，所述启动块(25)能被触发并异步地操作或能够在收到装置中控制逻辑电路的指令的时候，从同步模式切换到异步模式。
文档编号G11C16/08GK1539148SQ01823196
公开日2004年10月20日 申请日期2001年12月19日 优先权日2001年3月23日
发明者D·R·弗兰克林, E·S·惠, D R 弗兰克林, 惠 申请人:爱特梅尔股份有限公司