专利名称：复合存储器件的制作方法
技术领域：
本发明涉及半导体存储器件，并特别涉及复合存储器件，包括配置为按高速操作的异步存储器件、配置为按页面方式操作的同步存储器件、和其中全部按脉冲串方式操作的同步存储器件。
背景技术：
高性能系统需要各种类型的存储器件，每种存储器件在例如速度和容量的性能方面都具有优良的特性。例如，高性能系统需要以高速度与CPU交换数据的高速缓冲存储器，存储程序的非易失性存储器，和具有高速脉冲串功能以高速处理高容量数据的同步存储器。但是，在常规系统中，这些存储器实施为单独的各个芯片。
图1是常规存储器件的方框图。
该常规系统包括用于高速数据处理的异步SRAM(静态随机存取存储器)1、作为非易失性存储器件的闪速存储器件2、和配置为按脉冲串方式操作的用于以高速进行高容量数据处理的SDRAM(同步动态随机存取存储器)3。这些存储器件1、2、和3共享系统总线4，它们受同一存储控制器5控制。
在包括多个存储器件的常规系统中，每个存储器件执行单一功能，存储控制器单独控制存储器件。因而，即使当在存储器件之间交换数据时，由于按系统电平控制数据传送操作，所以操作速度下降，因而降低了整个系统的工作效率。
发明内容
因此，本发明的一个目的是通过在一个芯片上构成异步存储器件、配置为按页面方式操作的同步存储器件、和配置为按脉冲串方式操作的同步存储器件，来改善系统的效率。
本发明的另一目的是，提供SOC(芯片上的系统)器件，包括异步存储器件、配置为按页面方式操作的同步存储器件、配置为按脉冲串方式操作的同步存储器件、存储控制器和中央处理单元(CPU)。
提供一种复合存储器件，包括第一至第三存储器件、存储器总线、和第一至第三存储控制器。该第一存储器件是异步存储器件，第二存储器件是配置为按页面方式操作的同步存储器件，且第三存储器件是配置为按脉冲串方式操作的同步存储器件。该第一至第三存储控制器分别配置为在存储器总线与第一至第三存储器件之间控制数据传送操作。第一至第三存储器件与由外部存储控制器控制的外部系统总线交换数据，并且当第一至第三存储器件中的一个存储器件与外部系统总线交换数据时，允许其余的两个存储器件通过存储器总线交换数据。
以下参考附图根据几个实施例描述本发明，以示出本发明的主要教义。
图1是包括常规存储器件的系统的方框图；图2是根据本发明包括复合存储器件的系统的例子的方框图；图3A和3B是示出了图2所示存储器件的用途的方框图；图4是根据本发明包括复合存储器件的系统的另一例子的方框图；图5A-5C是示出了图2所示的第一至第三存储器件的方框图；图6是示出了SOC器件的一个例子的方框图；图7是示出了SOC器件的另一个例子的方框图。
具体实施例方式
参考附图详细描述本发明。
图2是根据本发明包括复合存储器件100的系统的例子的方框图。该复合存储器件100包括同步铁电存储器件(以下叫做“FeRAM”)110、页面方式同步FeRAM120和脉冲串方式同步FeRAM130。
3个存储器件分别受第一存储控制器140、第二存储控制器150、和第三存储控制器160控制。FeRAM110、120、和130可经由包括在复合存储器件100中的存储器总线170交换数据。该数据交换操作分别受存储控制器140、150、和160控制。
复合存储器件100的FeRAM110、120和130连接到位于存储器件外部的系统总线4。中央处理单元(CPU)6控制的系统包括存储控制器5。该存储控制器5控制复合存储器件100与系统总线4之间的数据交换操作。
存储器总线170可以独立于系统总线4而工作。例如，当异步FeRAM110占据系统总线4时，页面方式同步FeRAM120通过存储器总线170与脉冲串方式同步FeRAM130交换数据。因此提高了系统操作效率。
图3A和3B是示出了当图2所示的FeRAM110、120和130使用系统总线4和存储器总线170时，控制器140、150和160的各种操作的方框图。
图3A显示当在复合存储器件100中只使用系统总线4时，第一至第三存储控制器140、150和160的操作。复合存储器件100受存储控制器5控制并占据系统总线4。
不使用存储器总线170时，第一至第三存储控制器140、150和160失效。
图3B显示当复合存储器件100中同时使用系统总线4和存储器总线170时，第一至第三存储控制器140、150和160的操作。复合存储器件100受存储控制器5控制并占据系统总线4。
例如，当异步FeRAM110使用系统总线4时，第一存储控制器140失效以使异步FeRAM110不能访问存储器总线170。这里，页面方式同步存储控制器140和脉冲串方式同步存储控制器160生效以使页面方式同步FeRAM120通过存储器总线170与脉冲串方式同步FeRAM130交换。
图4是包括还含有串行接口控制器180的复合存储器件100的系统的另一例子的方框图。串行接口控制器180能在存储器总线170与外部串行系统总线7之间交换串行数据。由于图4中的其他元件与图3A至图3B中的元件相同，所以不再详细描述。
图5A到5C是显示复合存储器件100中的FeRAM110、120和130，第一到第三存储控制器140、150和160，和其他相邻功能块之间连接关系的方框图。
图5A显示异步FeRAM100、第一存储控制器140和其他相邻块之间的连接关系。
异步FeRAM110包括具有多个单元的单元阵列块111、用于将位线连接到数据总线40的列选择控制器112，和用于驱动字线和板线的字线/板线驱动器113。
字线/板线驱动器113受行地址解码器13控制。行地址解码器13从行地址缓冲器12接收输入到行地址焊盘(pad)11的地址，并控制相应的字线/板线驱动器113。
列地址解码器23用列选择控制器112确定连接到数据总线的位线。列地址解码器23从列地址缓冲器22接收输入到行地址焊盘21的地址，以激活相应的列选择控制器112。
列地址解码器23控制读出放大器阵列30。单元阵列块111的数据通过数据总线40传送到读出放大器阵列30。读出放大器阵列30通过数据I/O缓冲器50输出数据到系统总线4。系统总线4的数据通过数据I/O缓冲器50输入到读出放大器阵列30。读出放大器阵列30将数据存储入单元阵列块111中。
第一存储控制器140连接在读出放大器阵列30与存储器总线170之间，并控制异步FeRAM110与存储器总线170之间的数据输入/输出操作。
由于图5B和5C的结构与图5A的结构相同，只是FeRAM120和130以及存储控制器150和160的类型不同，所以，不再描述图5B和5C的结构。但是，图5C所示的脉冲串方式同步FeRAM130包括控制列地址的附加元件。由于高容量数据存储在连续地址中，如果在预定的行地址连续变化列地址，那么可以高速处理数据。操作脉冲串计数器24用于连续改变列地址。列地址解码器23从脉冲串计数器24接收列地址，以控制列选择控制器132。图5B和5C的其他结构和功能与图5A的结构和功能相同。
图6是显示SOC(芯片上的系统)器件200的一个例子的方框图。SOC器件200的一个例子中，图2所示的存储区100、系统总线4、存储控制器5和CPU6都形成在一个芯片中。
SOC复合存储器件200包括同步FeRAM210、页面方式同步FeRAM220、脉冲串方式同步FeRAM230。存储器总线270用于在FeRAM210、220和230之间交换数据。由第一到第三存储控制器240、250和260对FeRAM210、220和230进行相应的控制，并与存储器总线270交换数据。此外，SOC器件200包括系统总线204、存储控制器205和CPU206。CPU206允许存储控制器205控制FeRAM210、220和230。FeRAM210、220和230通过系统总线204与外部块交换数据。
如上所述，FeRAM210、220和230能同时使用系统总线204和存储器总线270。例如，当异步存储器件FeRAM210使用系统总线204时，页面方式同步FeRAM220能通过存储器总线270与脉冲串方式同步FeRAM230交换数据。这里第一存储控制器240失效，第二和第三存储控制器250和269生效。
图7是还包括串行接口控制器280和串行系统总线290的SOC器件200的另一个例子的方框图。串行接口控制器280允许存储器总线270与串行系统总线290交换数据。其他元件与图6中的相同，因此不再描述。
尽管在上述的几个实施例中用了多个FeRAM，但是也可以用其他类型的存储器件。例如，闪速存储器、MRAM(磁RAM)、或PRAM(相变RAM)技术也能用于存储器件。此外，每个存储器件能用各种技术来实施。例如，异步存储器件110和210可以用SRAM技术实施，页面方式同步存储器件120和220用FeRAM技术实施，而脉冲串方式同步存储器件用SDRAM(同步DRAM)技术实施。
如前所述，公开的复合存储器件包括高速异步存储器件、用于存储系统设置信息的非易失性存储器件、用于处理芯片中的高容量数据的同步存储器件，并允许内部存储器件通过存储器总线来交换数据以提高整个系统效率。
权利要求
1.一种复合存储器件，包括第一异步存储器件；第二同步存储器件，配置为按页面方式操作；第三同步存储器件，配置为按脉冲串方式操作；存储器总线，配置为在第一到第三存储器件之间传送数据；第一存储控制器，配置为控制该第一存储器件与该存储器总线之间的数据传送操作；第二存储控制器，配置为控制该第二存储器件与该存储器总线之间的数据传送操作；和第三存储控制器，配置为控制该第三存储器件与该存储器总线之间的数据传送操作，其中，外部存储控制器控制该第一到第三存储器件与外部系统总线交换数据，并且当第一到第三存储器件之一与该外部系统总线交换数据时，允许其余的两个存储器件通过该存储器总线交换数据。
2.根据权利要求1的器件，还包括串行接口控制器，配置为控制该存储器总线与外部串行系统总线之间的数据传送操作。
3.一种复合存储器件，包括第一异步存储器件；第二同步存储器件，配置为按页面方式操作；第三同步存储器件，配置为按脉冲串方式操作；存储器总线，配置为在第一到第三存储器件之间传送数据；第一存储控制器，配置为控制该第一存储器件与该存储器总线之间的数据传送操作；第二存储控制器，配置为控制该第二存储器件与该存储器总线之间的数据传送操作；第三存储控制器，配置为控制该第三存储器件与该存储器总线之间的数据传送操作；中央处理单元；系统总线，配置为在该中央处理单元和该第一到第三存储器件之间传送数据；和存储控制器，配置为控制该系统总线与该第一到第三存储器件中的一个存储器件之间的数据传送操作，并由该中央处理单元控制，其中，该第一到第三存储器件受外部存储控制器控制，与外部系统总线交换数据，并且当该第一到第三存储器件中的一个存储器件与该外部系统总线交换数据时，允许其余的两个存储器件通过该存储器总线交换数据。
4.根据权利要求3的器件，还包括串行系统总线，配置为接收串行数据；和串行接口控制器，配置为控制该存储器总线与该串行系统总线之间的数据传送操作。
5.根据权利要求1至4之一的器件，其中，该第一存储器件是铁电存储器件。
6.根据权利要求5的器件，其中，该第一存储器件包括单元阵列块，包括安排为矩阵形式的多个单元，每个单元连接到字线、板线和位线；驱动器，配置为响应于行地址解码器而驱动该字线和板线；列选择控制器，配置为响应于列地址解码器而将数据总线连接至该位线；数据I/O缓冲器，连接到该系统总线；和读出放大器阵列，配置为响应于该列地址解码器而控制该数据总线和该数据I/O缓冲器之间的数据输入/输出操作，其中，该第一存储控制器连接在该读出放大器阵列与该存储器总线之间，并控制该单元阵列块与该存储器总线之间的数据交换操作。
7.根据权利要求1至4之一的器件，其中，该第二存储器件是铁电存储器件。
8.根据权利要求7的器件，其中，该第二存储器件包括单元阵列块，包括安排为矩阵形式的多个单元，每个单元连接到字线、板线和位线；驱动器，配置为响应行地址解码器而驱动该字线和板线；列选择控制器，配置为响应列地址解码器而将数据总线连接到该位线；数据I/O缓冲器，连接到该系统总线；和读出放大器阵列，配置为响应列地址解码器而控制该数据总线和该数据I/O缓冲器之间的数据输入/输出操作，其中，该第二存储控制器连接在该读出放大器阵列与该存储器总线之间，并控制该单元阵列块与该存储器总线之间的数据交换操作。
9.根据权利要求1至4之一的器件，其中，该第三存储器件是铁电存储器件。
10.根据权利要求9的器件，其中，该第三存储器件包括单元阵列块，包括安排为矩阵形式的多个单元，每个单元连接到字线、板线和位线；脉冲串计数器，配置为从列地址缓冲器接收列地址，并控制列地址解码器，以连续增加该列地址；驱动器，配置为响应该列地址解码器而驱动该字线和板线；列选择控制器，配置为响应该列地址解码器而将数据总线连接到该位线；数据I/O缓冲器，连接到该系统总线；和读出放大器阵列，配置为响应列地址解码器而控制该数据总线和该数据I/O缓冲器之间的数据输入/输出操作，其中，该第三存储控制器连接在该读出放大器阵列与该存储器总线之间，并控制该单元阵列块与该存储器总线之间的数据交换操作。
11.根据权利要求1到4之一的器件，其中，该第一到第三存储器件是铁电存储器件。
12.根据权利要求1到4之一的器件，其中，该第一到第三存储器件是MRAM(磁随机存取存储器)。
13.根据权利要求1到4之一的器件，其中，该第一到第三存储器件是PRAM(相位变化随机存取存储器)。
14.根据权利要求1到4之一的器件，其中，该第二存储器件是闪速存储器件。
15.一种复合存储器件，包括多个存储器件，配置为单独地操作；存储器总线，配置为在所述多个存储器件之间传送数据；和多个存储控制器，配置为分别控制存储器总线与所述多个存储器件中的一个存储器件之间的数据传送操作，其中，所述多个存储器件受外部存储控制器控制，与外部系统总线交换数据，并且当所述多个存储器件中的一个存储器件与该外部系统总线交换数据时，允许其余的存储器件通过该存储器总线交换数据。
全文摘要
本发明涉及一种复合存储器件，包括第一到第三存储器件、存储器总线、和第一到第三存储控制器。第一存储器件是异步存储器件，第二存储器件是配置为按页面方式操作的同步存储器件，且第三存储器件是配置为按脉冲串方式操作的同步存储器件。第一到第三存储控制器被配置为分别控制存储器总线与第一到第三存储器件之间的数据传送操作。第一到第三存储器件受外部存储控制器控制，以与外部系统总线交换数据，并且当第一到第三存储器件中的一个存储器件与外部系统总线交换数据时，允许其余的两个存储器件通过存储器总线交换数据。
文档编号G06F12/06GK1508706SQ03155018
公开日2004年6月30日 申请日期2003年7月31日 优先权日2002年12月18日
发明者姜熙福 申请人:海力士半导体有限公司