专利名称：一种静态随机存储器的制作方法
技术领域：
本发明涉及一种半导体器件，尤其涉及一种静态随机存储器。
背景技术：
集成电路之内的元件密度可以利用缩减空间的集成电路设计(reducedgeometry integrated circuit designs)原则，来增加集成电路的性能以及降低其实际成本。包含 Flash、SRAM(静态随机存取存储器)、OUM、EEPROM、FRAM、MRAM等的现代集成电路存储器件 都是利用此存数单元(memory cell)的原则的明显实例，其中SRAM除了在存储容量上处于 “中等”外，在其他各项功能方面，均具有明显的优势。集成电路存储器件内的密度正持续地增加，而与之伴随的是这类器件的单位存 储成本的相应降低。密度的增加是利用在器件内制作较小的结构，以及利用缩减元件之 间或构成元件的结构之间的分隔空间而完成的。通常，这类较小尺寸的设计准则(design rules)会伴随有布局，设计以及构造的修正，当使用这类较小尺寸的设计准则时，这些修正 改变要通过缩减元件的大小才能实现，而且还要维持器件性能。作为一种实例，在多种现有 的集成电路之中其操作电压的降低，是由于诸如缩减栅极氧化物厚度，以及增进微影程序 控制上的误差才可能完成的。另一方面，缩减尺寸的设计准则也使得降低操作电压变成必 要，以便小尺寸元件若以已有的较高操作电压操作时，得以限制所会产生的热载流子(hot carriers)。第一代SRAM模块采用大尺寸DI P封装，该封装具有一定的高度，因为电池和 RAM芯片叠放于DIP封装之中。DIP封装的优点在于器件可以插入DIP插座，方便替换和存 储，或从一个印制板转移到另一个。虽然这些优点至今仍非常有用，但相比之下，更有必要 发展表面贴装技术，以及将工作电压由5V变为3. 3V。第二代SRAM模块采用两片式方案—— PowerCap模块(PCM)，即由直接焊接到印刷板的基座(包含SRAM)以及PowerCap (也就是 锂电池)两部分组成。与DIP模块相比，这类器件具有两个主要优点它们采用表面贴装， 并且具有标准引脚配置。换句话说，无论多大容量的SRAM，其封装和引脚数是相同的。因 此，设计人员可以加大系统存储容量，而无须担心需要改变PCB布局。电池更换起来也很容 易。第三代也就是最新的SRAM模块，它不但解决了先前产品所存在的问题，同时增加了更 多功能。这类新型SRAM是单片BGA模块，内置可充电锂电池。和PCM—样，采用这种封装 形式的所有SRAM无论其容量大小，封装尺寸和弓I脚配置都是相同的。单元面积和单元稳定性是SRAM设计的两个重要方面。单元面积在很大程度上决 定了存储器芯片的尺寸；单元稳定性决定了存储器的数据可靠性，这里所述的稳定性包括 读取稳定性和写入稳定性。SRAM的主流单元结构包含6个MOS晶体管，其构成可以是全 CMOS平面结构，也可以是叠层式三维结构。请参考图1，图1是现有技术中六晶体管的SRAM 的结构示意图，图中，所述SRAM由六个晶体管构成，所述六个晶体管中，包括四个NMOS管 (m、N2、N3、N4)和两个 PMOS 管(PI、P2)，其中第一 PMOS 管 Pl、第一 NMOS 管附和第二 PMOS 管P2、第二 NMOS管N2组成两个COMS倒相器，交叉耦合形成双稳态触发器；选通管第三NMOS 管N3、第四NMOS管N4提供数据输入和输出的途径和控制；图中BL、^E为位线控制信号，WL为该单元的字线，在读取操作中，Vl电压增加时，就可能会引起当前锁定状态的改变。而当CMOS技术进入超深亚微米之后，三维SRAM的稳定性变差，尤其是读取状态的稳定性变差， 其主要原因是2个PMOS负载管是由非对准的背栅工艺技术制造的，当对存储器内的同一个 区块所储存的资料进行多次读取时，例如十万至百万次间的读取次数，很有可能会发生所 读取的资料是错误的，甚至此被多次读取区块内所存储的资料会发生异常或遗失，此类现 象以本发明领域具有通常知识者惯称为“读取干扰”(read-disturb)，因此在不减小MOS管 体积、保证MOS管性能稳定的前提下，如何减小静态随机存储器的存储单元的体积，成为各 大厂商追求的目标。
发明内容
本发明要解决的技术问题是提供一种静态随机存储器，解决静态随机存储器的存 储单元在性能稳定性不受影响的前提下减小体积的问题。为了实现上述目的，本发明提出一种静态随机存储器，包括第一 NMOS管、第二 匪OS管、第一 PMOS管和第二 PMOS管，所述第一匪OS管和所述第一 PMOS管、所述第二 PMOS 管分别相连，所述第二 NMOS管和所述第一 PMOS管、所述第二 PMOS管分别相连，所述第一 PMOS管和所述第二 PMOS管亦相连。可选的，所述第一 NMOS管和所述第二 NMOS管均为N型薄膜场效应晶体管。可选的，所述第一 PMOS管的栅极和所述第二 PMOS管的源极或者漏极相连。可选的，所述第一 PMOS管的栅极和所述第二 NMOS管的源极或者漏极相连。可选的，所述第二 PMOS管的栅极和所述第一 PMOS管的源极或者漏极相连。可选的，所述第二 PMOS管的栅极和所述第一 NMOS管的源极或者漏极相连。可选的，所述第一 PMOS管和所述第二 PMOS管均为P型薄膜场效应晶体管。可选的，所述第一 NMOS管的栅极分别和所述第二 NMOS管、第二 PMOS管的源极或 者漏极相连。可选的，所述第二 NMOS管的栅极分别和所述第一 NMOS管、第一 PMOS管的源极或 者漏极相连。本发明一种静态随机存储器的有益技术效果为本发明采用四个MOS管组成静态 随机存储器的存储单元，最大程度的减小了静态随机存储器的单元面积，有利于形成超高 密度的静态随机存储器的存储单元；此外NMOS管采用N型的薄膜场效应晶体管，具有更大 的漏电流，更易保持存储状态，使得存储器性能的稳定性了得到提高。
图1是现有技术中六晶体管的SRAM的结构示意图。图2是本发明一种静态随机存储器的第一实施例结构示意图。图3是本发明一种静态随机存储器的第二实施例结构示意图。
具体实施例方式以下结合附图和具体实施方式
对本发明作进一步的详细说明。本发明提出一种静态随机存储器，包括第一 NMOS管、第二 NMOS管、第一 PMOS管和第二 PMOS管，所述第一 NMOS管和所述第一 PMOS管、所述第二 PMOS管分别相连，所述第二 NMOS管和所述第一 PMOS管、所述第二 PMOS管分别相连，所述第一 PMOS管和所述第二 PMOS
管亦相连。首先，请参考图2，图2是本发明一种静态随机存储器的第一实施例结构示意图， 本实施例包括第一 N型薄膜场效应晶体管NTFT1、第二 N型薄膜场效应晶体管NTFT2、第一 PMOS管Pl和第二 PMOS管P2，薄膜场效应晶体管，具有更大的漏电流，更易保持存储状态， 使得存储器性能的稳定性得到了提高，所述第一 N型薄膜场效应晶体管NTFTl和所述第一 PMOS管Pl、所述第二 PMOS管P2分别相连，所述第一 PMOS管Pl的栅极和所述第二 PMOS管 P2的源极或者漏极相连，所述第一 PMOS管Pl的栅极和所述第二 N型薄膜场效应晶体管 NTFT2的源极或者漏极相连，源极和漏极可以在实际使用中互换；第二 N型薄膜场效应晶体 管NTFT2和所述第一 PMOS管Pl、所述第二 PMOS管P2分别相连，所述第二 PMOS管P2的栅 极和所述第一 PMOS管Pl的源极或者漏极相连，所述第二 PMOS管P2的栅极和所述第一 N 型薄膜场效应晶体管NTFTl的源极或者漏极相连，所述第一 PMOS管Pl和所述第二 PMOS管 P2亦相连。图中BL、gE为位线控制信号，WL为字线控制信号，Vdd为高电平。本实施例的工作原理是当字线控制信号WL为高电平时，选通管第一 N型薄膜场 效应晶体管NTFTl、第二 N型薄膜场效应晶体管NTFT2导通，第一 PMOS管Pl和第二 PMOS管 P2组成的触发器可从位线BL、gI输出或输入信号。本实施例中具体的读取过程如下设静态随机存储器存储单元的信号为“1”，即 图2中V2 = “1”，Vl = “0”，选中该单元的字线(WL = Vdd)，节点VI、V2的电平通过选通管 和位线转移出来。接着，请参考图3，图3是本发明一种静态随机存储器的第二实施例结构示意图， 本实施例包括第一 NMOS管附、第二 NMOS管N2、第一 P型薄膜场效应晶体管PTFTl和第二 P 型薄膜场效应晶体管PTFT2，薄膜场效应晶体管，具有更大的漏电流，更易保持存储状态，使 得存储器性能的稳定性得到了提高，所述第一 NMOS管的栅极分别和所述第二 NMOS管、第二 PMOS管的源极或者漏极相连，所述第二 NMOS管的栅极分别和所述第一 NMOS管、第一 PMOS 管的源极或者漏极相连。图中BL、gE为位线控制信号，WL为字线控制信号，Vss为低电平。本实施例的工作原理是当字线控制信号WL为低电平时，选通管第一 P型薄膜场 效应晶体管PTFTl、第二 P型薄膜场效应晶体管PTFT2导通，第一 NMOS管附和第二 NMOS管 N2组成的触发器可从位线BL、5E输出或输入信号。本实施例中具体的读取过程如下设静 态随机存储器存储单元的信号为“1”，即图2中V2 =“1”，V1 =“0”，选中该单元的字线(WL =Vss)，节点V1、V2的电平通过选通管和位线转移出来。读出的信号经过灵敏放大器后输出，晶体管构成的放大器要做到不失真地将信号 电压放大，就必须保证晶体管的发射结正偏、集电结反偏，即应该设置它的工作点。所谓工 作点就是通过外部电路的设置使晶体管的基极、发射极和集电极处于所要求的电位(可根 据计算获得)。这些外部电路就称为偏置电路(可理解为，设置PN结正、反偏的电路)，偏 置电路向晶体管提供的电流就称为偏置电流。以常用的共射放大电路说吧，主流是从发射 极到集电极的IC，偏流就是从发射极到基极的IB，相对与主电路而言，为基极提供电流的 电路就是所谓的偏置电路。本发明一种静态随机存储器采用了四个MOS管，相对于现有技术的6管，其存储单元面积大大降低，但是作为静态随机存储器，其读取和存储的性能无变化，此外，在制作时， 还可以将第一 NMOS管和第二 NMOS管制作于第一 PMOS管和第二 PMOS管之上，进一步缩小 存储单元面积，有利于形成超高密度的静态随机存储器的存储单元。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所述技 术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因 此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种静态随机存储器，其特征在于包括第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，所述第一NMOS管和所述第一PMOS管、所述第二PMOS管分别相连，所述第二NMOS管和所述第一PMOS管、所述第二PMOS管分别相连，所述第一PMOS管和所述第二PMOS管亦相连。
2.根据权利要求1所述的静态随机存储器，其特征在于所述第一NMOS管和所述第二 NMOS管均为N型薄膜场效应晶体管。
3.根据权利要求2所述的静态随机存储器，其特征在于所述第一PMOS管的栅极和所 述第二 PMOS管的源极或者漏极相连。
4.根据权利要求2所述的静态随机存储器，其特征在于所述第一PMOS管的栅极和所 述第二 NMOS管的源极或者漏极相连。
5.根据权利要求2所述的静态随机存储器，其特征在于所述第二PMOS管的栅极和所 述第一 PMOS管的源极或者漏极相连。
6.根据权利要求2所述的静态随机存储器，其特征在于所述第二PMOS管的栅极和所 述第一 NMOS管的源极或者漏极相连。
7.根据权利要求1所述的静态随机存储器，其特征在于所述第一PMOS管和所述第二 PMOS管均为P型薄膜场效应晶体管。
8.根据权利要求7所述的静态随机存储器，其特征在于所述第一NMOS管的栅极分别 和所述第二 NMOS管、第二 PMOS管的源极或者漏极相连。
9.根据权利要求7所述的静态随机存储器，其特征在于所述第二NMOS管的栅极分别 和所述第一 NMOS管、第一 PMOS管的源极或者漏极相连。
全文摘要
本发明提供了一种静态随机存储器，包括第一NMOS管、第二NMOS管、第一PMOS管和第二PMOS管，所述第一NMOS管和所述第一PMOS管、所述第二PMOS管分别相连，所述第二NMOS管和所述第一PMOS管、所述第二PMOS管分别相连，所述第一PMOS管和所述第二PMOS管亦相连，本发明提供的静态随机存储器只使用四个MOS管，最大程度的减小了静态随机存储器的单元面积，有利于形成超高密度的静态随机存储器的存储单元。
文档编号H01L27/11GK101819977SQ20101016494
公开日2010年9月1日 申请日期2010年4月29日 优先权日2010年4月29日
发明者胡剑 申请人:上海宏力半导体制造有限公司