专利名称：半导体器件栅氧化层完整性的测试结构的制作方法
技术领域：
本发明涉及半导体制造技术领域，特别涉及一种半导体器件栅氧化层完整性的测 试结构。
背景技术：
随着半导体技术的不断发展，集成电路中的MOS晶体管的栅氧化层的厚度也由 20-30nm降至Inm以下。栅氧化层不断向薄膜方向发展，而电源电压却不宜降低，在较高的 电场强度下。势必使栅氧化层的性能成为一个突出的问题。栅氧抗电性能不好将引起MOS 器件电参数不稳定，如阐值电压漂移，跨导下降、漏电流增加等，进一步可引起栅氧的击 穿，导致器件的失效，使整个集成电路陷入瘫痪状态。因此，栅氧化层的可靠性变的至关重 要，而栅氧化层的可靠性问题主要讨论缺陷密度(Defect Density)问题和与时间有关的介 质击穿(TDDB =Time Dependent Dielectric Breakdown)问题，多年来这些问题一直是超大 规模集成电路可靠性研究领域关注的热点，也是限制集成度提高的重要原因。栅氧化层完整性(GOI)测试主要监测评估栅氧化层受外在因素的影响，这些因素 包括制程中产生的缺陷或者微粒。现有技术GOI测试结构主要监测有源区，多晶硅栅边缘， 浅槽隔离边缘的缺陷，请参见图IA至图1C，现有技术的GOI测试结构主要有以下类型请参见图1A，其所示的GOI测试结构为有源区类型方形的多晶硅栅110覆盖方 形的有源区120，该结构拥有最大的有源区面积，用以监测有源区120的应力(stress)对栅 氧化层造成的影响。请参见图1B，其所示的GOI测试结构为多晶硅栅边缘类型条状多晶硅栅130覆 盖方形有源区140，该结构拥有最大的多晶硅栅边缘长度，用以监测条状多晶硅栅130边缘 的应力对栅氧化层造成的影响。请参见图1C，其所示的GOI测试结构为浅槽隔离边缘类型方形多晶硅栅150覆 盖包括条状浅槽隔离160的有源区170，该结构拥有最大的浅槽隔离边缘长度，用以监测浅 槽隔离160边缘的应力对栅氧化层造成的影响。然而由于工艺的发展，对GOI的测试技术也提出了新的挑战，特别是随着栅氧化 层厚度的变化，新材料的引入，传统的GOI测试方法已经远远不能满足工艺的进步。在现有技术中，GOI测试结构只是注重在栅有源区，多晶硅栅边缘，浅槽隔离边缘 的应力对栅氧化层造成的影响进行监测，然而这些结构却忽略了多晶硅栅边缘和浅槽隔 离边缘相接近处的应力所产生的影响，而浅槽隔离边缘的应力对多晶硅栅边缘的刻蚀有 负面的影响，请参见图2，其所示为STI剖面结构示意图，据图可知在有源区210的平面区 上生长出的栅氧化膜厚度220为26人，而在顶角区域，由于受到挤压应力，氧化膜厚度只 有20—24人。这种厚度不均勻会造成两个严重的后果一是导致双峰效应(double-hump effect) ；二是影响栅介质层的可靠度，即栅氧化层完整性G0I。对于采用STI工艺的MOS器 件，边缘电场的作用会造成器件的阈值电压(thereshold voltage, Vth)在接近STI区域降 低，产生寄生的低阈值电压MOS管，恶化了器件在亚阈值区域的性能。而且较薄的氧化膜的击穿特性差，通常在GOI测试中最早失效的区域就是在STI边缘。由于现有技术中的GOI测试结构忽略对这部分进行缺陷分析，导致器件因这部分存在缺陷而失效的情况时有发生，特别是随着栅氧化层厚度的减小，和新材料的应用，如高 介电常数的材料和新型金属栅的应用，以上问题导致器件失效的问题变的日益突出。
发明内容
本发明旨在解决现有技术中的栅氧化层完整性测试结构忽略对栅氧化层边缘和 浅槽隔离边缘相接近处的缺陷，导致器件因这部分存在缺陷而失效的情况时有发生的问题。有鉴于此，本发明提供一种半导体器件栅氧化层完整性的测试结构，包括有源 区；所述多个浅槽隔离平行间隔设置于所述有源区中；所述多个栅极结构平行间隔的覆盖 于所述浅槽隔离上。进一步的，所述栅极结构包括栅极及栅氧化层。进一步的，所述栅极为多晶硅或金属栅。进一步的，所述栅氧化层为氧化层，氮化层或高介电常数材料层。进一步的，所述多个栅极结构与所述多个浅槽隔离呈平行设置。进一步的，所述多个栅极结构与所述多个浅槽隔离呈交叉设置。利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅 边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的 避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。
图IA至图IC所示为现有技术中的栅氧化层完整性的测试结构示意图；图2所示为浅槽隔离剖面结构示意图；图3A至图3C所示为本发明一实施例提供的半导体器件栅氧化层完整性的测试结 构示意图；图4A至图4B所示为本发明另一实施例提供的半导体器件栅氧化层完整性的测试 结构示意图。
具体实施例方式为使本发明的技术特征更明显易懂，下面结合附图，给出具体实施例，对本发明做 进一步的描述。本发明的实施例提供一种半导体器件栅氧化层完整性的测试结构，该测试结构， 包括有源区；所述多个浅槽隔离(STI)平行间隔设置于所述有源区中；所述多个栅极结构 平行间隔的覆盖于所述浅槽隔离上。其中所述栅极结构包括栅极及栅氧化层。所述栅极为多晶硅或金属栅。所述栅 氧化层为氧化层，氮化层或高介电常数材料层。在本发明一实施例中，所述多个栅极结构与所述多个浅槽隔离呈平行设置。请参见图3A，3B，其中图3A中的浅槽隔离320位于栅极结构330下方，图3B中的浅槽隔离320’位于栅极结构330’之间。当设置于有源区310，310’中的栅极结构330，330’ 与稀疏型的浅槽隔离320，320，相平行时，此时浅槽隔离320，320，对栅极结构330，330，边 缘产生的一个应力的方向是垂直于栅极结构330，330’的，因而此结构可以监测到垂直于栅 极结构330，330’边缘方向的一个应力产生的影响。请参见图3C，当设置于有源区310”中的栅极结构330”与致密型的浅槽隔离320” 相平行时，即栅极结构330”下方和之间均存在浅槽隔离320”，此时浅槽隔离320”之间相邻 很近其中相邻浅槽隔离320”的边缘应力会同时影响到栅极结构330”，导致栅氧化层中的 应力较大，因而此结构可以监测到垂直于栅极结构330”边缘的方向相反的两个应力共同作 用的影响。在本发明的另一实施例中，多个栅极结构与所述多个浅槽隔离呈交叉设置。请参见图4A，当设置于有源区410中的栅极结构430与稀疏型的浅槽隔离420相 交时，此时浅槽隔离420边缘会产生一个方向平行于栅极结构430边缘的应力，因而该结构 可以监测到平行于栅极结构230边缘方向的一个应力产生的影响。请参见图4B，当设置于有源区410’中的栅极结构430’与致密型的浅槽隔离420’ 相交时，此时浅槽隔离420’相邻很近，相邻的两个浅槽隔离420’会同时对栅极结构430’ 的边缘产生应力，所产生的两个应力的方向平行于栅极结构430’边缘并且方向相反，因而 该结构可以监测到平行于栅极结构430’边缘的方向相反的两个应力共同作用的影响。利用本发明实施例提供的半导体器件栅氧化层完整性的测试结构可以监测出多 晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以 有效的避免浅槽隔离边缘的应力对多晶硅栅边缘的刻蚀的负面影响。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术 领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此 本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种半导体器件栅氧化层完整性的测试结构，其特征在于，包括有源区；所述多个浅槽隔离平行间隔设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。
2.根据权利要求1所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅极结构包括栅极及栅氧化层。
3.根据权利要求2所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅极为多晶硅或金属栅。
4.根据权利要求2所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 栅氧化层为氧化层，氮化层或高介电常数材料层。
5.根据权利要求1所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 多个栅极结构与所述多个浅槽隔离呈平行设置。
6.根据权利要求1所述的半导体器件栅氧化层完整性的测试结构，其特征在于，所述 多个栅极结构与所述多个浅槽隔离呈交叉设置。
全文摘要
本发明揭露了一种半导体器件栅氧化层完整性的测试结构，包括有源区；所述多个浅槽隔离平行间隔设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。
文档编号H01L21/66GK101819941SQ201010164898
公开日2010年9月1日 申请日期2010年4月29日 优先权日2010年4月29日
发明者沈玺, 高超 申请人:上海宏力半导体制造有限公司