专利名称：共享字线的无触点sonos分栅式闪存的制作方法
技术领域：
本发明涉及半导体设计制造领域，且特别涉及一种共享字线的无触点SONOS分栅式闪存。
背景技术：
闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。 从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的 需求，闪存被广泛用于手机，笔记本，掌上电脑和U盘等移动和通讯设备中，闪存为一种非 易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开 关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电 可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储 器的大部分市场份额，成为发展最快的非挥发性半导体存储器。然而现有的闪存在迈向更高存储密度的时候，由于受到编程电压的限制，通过缩 小器件尺寸来提高存储密度将会面临很大的挑战，因而研制高存储密度的闪存是闪存技术 发展的重要推动力。传统的闪存在迈向更高存储密度的时候，由于受到结构的限制，实现器 件的编程电压进一步减小将会面临着很大的挑战。一般而言，闪存为分栅结构或堆叠栅结构或两种结构的组合。分栅式闪存由于其 特殊的结构，相比堆叠栅闪存在编程和擦除的时候都体现出其独特的性能优势，因此分栅 式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。但 是由于分栅式闪存相对于堆叠栅闪存多了一个字线从而使得芯片的面积也会增加，因此如 何在提高芯片性能的同时进一步减小芯片的尺寸是亟需解决的问题。同时，随着存储器件尺寸不断缩小和存储密度的不断上升，形成于内层介电层中 的接触孔的尺寸也会变得更小，然而该内层介电层必须保持合理的厚度，使得该接触孔需 要保持相当大的深宽比(深度/宽度)，从而使得半导体衬底上的接触点占据整个存储单元 面积相当大的比率，成为制约存储器件尺寸和存储密度进一步发展的重要因素。
发明内容
本发明提出一种共享字线的无触点SONOS分栅式闪存，其得到的闪存器件能够在 保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除 的问题。为了达到上述目的，本发明提出一种共享字线的无触点SONOS分栅式闪存，包括半导体衬底，其上具有间隔设置的源极区域和漏极区域；沟道区，位于所述源极区域和漏极区域之间；第一位线和第二位线，分别连接于所述源极区域和漏极区域；第一浮栅，设置于所述沟道区和源极区域上方；第二浮栅，设置于所述沟道区和漏极区域上方，所述第一浮栅和第二浮栅分别构成第一存储位单元和第二存储位单元；字线，包括第一部分和第二部分，所述第一部分位于所述沟道区上方并位于所述 第一浮栅和第二浮栅之间，所述第二部分连接于所述第一部分顶部，并位于所述第一浮栅 和第二浮栅上方，所述第二部分顶部延伸至所述第一位线和第二位线上方，并通过绝缘层 与所述第一位线和第二位线顶部相隔离。其中，所述第一浮栅和第二浮栅为氮化硅浮栅。进一步的，分别对所述字线、所述第一位线和所述第二位线施加第一存储位单元 读取电压，实现第一存储位单元读取。进一步的，对所述字线、所述第一位线和所述第二位线施加的第一存储位单元读 取电压分别为2. 5V、0V和1. 5V，实现第一存储位单元读取。进一步的，分别对所述字线、所述第一位线和所述第二位线施加第二存储位单元 读取电压，实现第二存储位单元读取。进一步的，对所述字线、所述第一位线和所述第二位线施加的第二存储位单元读 取电压分别为2. 5V、1. 5V和0V，实现第二存储位单元读取。进一步的，分别对所述字线、所述第一位线和所述第二位线施加第一存储位单元 编程电压，实现第一存储位单元编程。进一步的，对所述字线、所述第一位线和所述第二位线施加的第一存储位单元编 程电压分别为4V、7. 5V和0V，实现第一存储位单元编程。进一步的，分别对所述字线、所述第一位线和所述第二位线施加第二存储位单元 编程电压，实现第二存储位单元编程。进一步的，对所述字线、所述第一位线和所述第二位线施加的第二存储位单元编 程电压分别为4V、0V和7. 5V，实现第二存储位单元编程。进一步的，分别对所述字线、所述第一位线和所述第二位线施加存储位单元擦除 电压，实现第一存储位单元和第二存储位单元擦除。进一步的，对所述字线、所述第一位线和所述第二位线施加的存储位单元擦除电 压分别为0V、11V和11V，实现第一存储位单元和第二存储位单元擦除。本发明提出的共享字线的无触点SONOS分栅式闪存，将两个存储位单元共享使用 一个字线，通过对字线、第一位线和第二位线施加不同的工作电压实现对存储位单元的读 取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变 的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设 计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步 缩小。
图1所示为本发明较佳实施例的共享字线的无触点SONOS分栅式闪存结构示意 图。
具体实施例方式为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
本发明提出一种共享字线的无触点SONOS分栅式闪存，其得到的闪存器件能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除 的问题。请参考图1，图1所示为本发明较佳实施例的共享字线的无触点SONOS分栅式闪存结构示意图。本发明提出一种共享字线的无触点SONOS分栅式闪存，包括半导体衬底100， 其上具有间隔设置的源极区域110和漏极区域120 ；沟道区130，位于所述源极区域110和 漏极区域120之间；第一位线210和第二位线220，分别连接于所述源极区域110和漏极区 域120 ；第一浮栅310，设置于所述沟道区130和源极区域110上方；第二浮栅320，设置于 所述沟道区130和漏极区域120上方，所述第一浮栅310和第二浮栅320分别构成第一存 储位单元和第二存储位单元；字线500，包括第一部分510和第二部分520，所述第一部分 510位于所述沟道区130上方并位于所述第一浮栅310和第二浮栅320之间，所述第二部分 520连接于所述第一部分510顶部，并位于所述第一浮栅310和第二浮栅320上方，所述第 二部分520顶部延伸至所述第一位线210和第二位线220上方，并通过绝缘层610、620与 所述第一位线210和第二位线220顶部相隔离，其中，所述第一浮栅310和第二浮栅320为 氮化硅浮栅。根据本发明较佳实施例，所述第一浮栅310和第二浮栅320分别构成的第一存储 位单元和第二存储位单元为氮化硅浮栅。本发明的第一位线210和第二位线220，分别直接 连接于所述源极区域110和漏极区域120，而不需要通过制作接触孔在半导体衬底100上形 成接触点的方式连接，具有无接触点的设计，使得闪存器件具有更小的尺寸，有利于器件尺 寸进一步缩小。本发明较佳实施例中，沟道130内有电流在源极区域110和漏极区域120之间流 动，所述第一浮栅310和第二浮栅320分别构成的第一存储位单元和第二存储位单元有无 电荷存储会影响沟道130内电流大小，当所述第一浮栅310和第二浮栅320分别构成的第 一存储位单元和第二存储位单元有电荷时，沟道130内电流很小，反之当所述第一浮栅310 和第二浮栅320分别构成的第一存储位单元和第二存储位单元无电荷时，沟道130内电流 很大，设定沟道130内小电流状态为“0”，设定沟道130内大电流状态为“1”，这样所述第一 浮栅310和第二浮栅320分别构成的第一存储位单元和第二存储位单元有无电荷存储的状 态可以作为区分存储“0”或“ 1，，信息状态，实现第一存储位单元和第二存储位单元信息存 储读取的功能。根据本发明较佳实施例，分别对所述字线500、所述第一位线210和所述第二位线 220施加第一存储位单元读取电压，实现第一存储位单元读取。进一步的，对所述字线500、所述第一位线210和所述第二位线220施加的第一存 储位单元读取电压分别为2. 5V、0V和1. 5V，实现第一存储位单元读取。根据本发明较佳实施例，分别对所述字线500、所述第一位线210和所述第二位线 220施加第二存储位单元读取电压，实现第二存储位单元读取。进一步的，对所述字线500、所述第一位线210和所述第二位线220施加的第二存 储位单元读取电压分别为2. 5V、1. 5V和0V，实现第二存储位单元读取。当源极区域110和漏极区域120之间的源_漏极电压足够高，足以导致某些高能 电子越过绝缘介电层，并进入绝缘介电层上的储位单元，这种过程称为热电子注入。而所述绝缘介电层的成分为硅的氧化物或者硅的氮化物，如二氧化硅或者氮化硅等材料，其位于 半导体衬底100和所述第一浮栅310和第二浮栅320分别构成的第一存储位单元和第二存 储位单元之间。根据本发明较佳实施例，分别对所述字线500、所述第一位线210和所述第二位线 220施加第一存储位单元编程电压，实现第一存储位单元编程。本发明较佳实施例中，在施 加读取工作电压后，沟道130内有电子从漏极区域120流到源极区域110，部分电子通过热 电子注入方式注入到所述第一浮栅310构成的第一存储位单元中，实现第一存储位单元的 编程操作。
进一步的，对所述字线500、所述第一位线210和所述第二位线220施加的第一存 储位单元编程电压分别为4V、7. 5V和0V，实现第一存储位单元编程。根据本发明较佳实施例，分别对所述字线500、所述第一位线210和所述第二位线 220施加第二存储位单元编程电压，实现第二存储位单元编程。本发明较佳实施例中，在施 加读取工作电压后，沟道130内有电子从源极区域110流到漏极区域120，部分电子通过热 电子注入方式注入到第二浮栅320构成的第二存储位单元中，实现第二存储位单元的编程 操作。进一步的，对所述字线500、所述第一位线210和所述第二位线220施加的第二存 储位单元编程电压分别为4V、0V和7. 5V，实现第二存储位单元编程。根据本发明较佳实施例，分别对所述字线500、所述第一位线210和所述第二位线 220施加存储位单元擦除电压，实现第一存储位单元和第二存储位单元擦除。在该施加工作 电压条件下，存储在所述第一浮栅310和第二浮栅320分别构成的第一存储位单元和第二 存储位单元的电子在高电场下FN(Fowler-Nordheim)隧穿到位线210和220端，通过位线 210和220端流走，实现第一存储位单元和第二存储位单元的擦除操作。进一步的，对所述字线500、所述第一位线210和所述第二位线220施加的存储位 单元擦除电压分别为0V、11V和11V，实现第一存储位单元和第二存储位单元擦除。本发明提出的共享字线的无触点SONOS分栅式闪存，将两个存储位单元共享使用 一个字线，通过对字线、第一位线和第二位线施加不同的工作电压实现对存储位单元的读 取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变 的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设 计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步 缩小。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技 术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因 此，本发明的保护范围当视权利要求书所界定者为准。
权利要求
一种共享字线的无触点SONOS分栅式闪存，其特征在于，包括半导体衬底，其上具有间隔设置的源极区域和漏极区域；沟道区，位于所述源极区域和漏极区域之间；第一位线和第二位线，分别连接于所述源极区域和漏极区域；第一浮栅，设置于所述沟道区和源极区域上方；第二浮栅，设置于所述沟道区和漏极区域上方，所述第一浮栅和第二浮栅分别构成第一存储位单元和第二存储位单元；字线，包括第一部分和第二部分，所述第一部分位于所述沟道区上方并位于所述第一浮栅和第二浮栅之间，所述第二部分连接于所述第一部分顶部，并位于所述第一浮栅和第二浮栅上方，所述第二部分顶部延伸至所述第一位线和第二位线上方，并通过绝缘层与所述第一位线和第二位线顶部相隔离；其中，所述第一浮栅和第二浮栅为氮化硅浮栅。
2.根据权利要求1所述的共享字线的无触点SONOS分栅式闪存，其特征在于，分别对所 述字线、所述第一位线和所述第二位线施加第一存储位单元读取电压，实现第一存储位单 元读取。
3.根据权利要求2所述的共享字线的无触点SONOS分栅式闪存，其特征在于，对所述 字线、所述第一位线和所述第二位线施加的第一存储位单元读取电压分别为2. 5V、0V和 1. 5V，实现第一存储位单元读取。
4.根据权利要求1所述的共享字线的无触点SONOS分栅式闪存，其特征在于，分别对所 述字线、所述第一位线和所述第二位线施加第二存储位单元读取电压，实现第二存储位单 元读取。
5.根据权利要求4所述的共享字线的无触点SONOS分栅式闪存，其特征在于，对所述 字线、所述第一位线和所述第二位线施加的第二存储位单元读取电压分别为2. 5V、1. 5V和 0V,实现第二存储位单元读取。
6.根据权利要求1所述的共享字线的无触点SONOS分栅式闪存，其特征在于，分别对所 述字线、所述第一位线和所述第二位线施加第一存储位单元编程电压，实现第一存储位单 元编程。
7.根据权利要求6所述的共享字线的无触点SONOS分栅式闪存，其特征在于，对所述字 线、所述第一位线和所述第二位线施加的第一存储位单元编程电压分别为4V、7. 5V和0V， 实现第一存储位单元编程。
8.根据权利要求1所述的共享字线的无触点SONOS分栅式闪存，其特征在于，分别对所 述字线、所述第一位线和所述第二位线施加第二存储位单元编程电压，实现第二存储位单 元编程。
9.根据权利要求8所述的共享字线的无触点SONOS分栅式闪存，其特征在于，对所述字 线、所述第一位线和所述第二位线施加的第二存储位单元编程电压分别为4V、0V和7. 5V， 实现第二存储位单元编程。
10.根据权利要求1所述的共享字线的无触点SONOS分栅式闪存，其特征在于，分别对 所述字线、所述第一位线和所述第二位线施加存储位单元擦除电压，实现第一存储位单元 和第二存储位单元擦除。
11.根据权利要求11所述的共享字线的无触点SONOS分栅式闪存，其特征在于，对所述 字线、所述第一位线和所述第二位线施加的存储位单元擦除电压分别为0V、11V和11V，实 现第一存储位单元和第二存储位单元擦除。
全文摘要
本发明提出的共享字线的无触点SONOS分栅式闪存，得到的闪存器件将两个存储位单元共享使用一个字线，通过对字线、第一位线和第二位线施加不同的工作电压实现对存储位单元的读取、编程和擦除，共享位线的结构使得分栅式闪存其能够在保持芯片的电学隔离性能不变的情况下，有效地缩小芯片的面积，同时也可以避免过擦除的问题。同时采用无触点的设计，使得闪存器件具有尺寸小，工艺与CMOS传统工艺兼容的特点，有利于器件尺寸进一步缩小。
文档编号H01L29/41GK101814510SQ201010164900
公开日2010年8月25日 申请日期2010年4月29日 优先权日2010年4月29日
发明者曹子贵 申请人:上海宏力半导体制造有限公司