专利名称：一种基于静态随机存储器的快速综合设计方法
技术领域：
本发明涉及半导体存储器技术领域，特别是一种基于静态随机存储器的快速综合设计方法。
背景技术：
SRAM(静态随机存储器)的设计过程中通常采用的是全定制的设计方式。全定制设计与半定制设计的主要区别是全定制设计要深入到晶体管级的设计。在全定制设计中，要对每一个MOS晶体管的尺寸、形状、在芯片中的位置以及和其它元件的连接等都经过精心考虑，因此可以获得非常紧凑的版图和最佳的电路性能。但是，这种设计方法所带来的问题是设计周期长，工作量大，具体体现在如下三个方面第一、电路尤其是版图的绘制时间非常长；第二、版图验证工作量大，版图的验证主要包括设计规则验证(DRC)和版图电路对照验证(LVS)两个方面；第三、电路的前仿真及版图的后仿真会消耗大量的时间，原因是现有的Spice仿真软件对于版图后仿真的处理速度还无法满足设计者的要求。造成以上三方面问题的根本原因是，现有的EDA设计软件对大规模电路的全定制设计支持不够，大量的工作尤其是版图还不得不靠经验和手工来完成，从而造成设计效率低下。
在传统的SRAM全定制设计流程中，通常是对电路及版图自始至终作为一个整体进行设计，版图设计以及验证的工作量大，导致设计周期长。
发明内容
本发明的目的在于提出了一种新的可用于SRAM设计的快速综合设计方法。它是为了解决SRAM全定制设计流程中版图设计工作量大，设计周期长的问题，又根据SRAM电路重复单元多的这一特点所提出的。
本发明中所采用的快速综合设计方法能够很大程度上提高工作效率，缩短设计周期，方法如下首先，与常规的SRAM全定制设计方法相同，它最初进行SRAM的结构以及晶体管级的电路设计；其次，在常规的设计方法中，通常会对整个版图进行设计与验证，而这种综合的方法与之不同，它是根据电路的特点先把电路分为重复单元与非重复单元两类，然后对这两类电路分别进行版图的绘制和验证，对于重复的单元只需要对最小的单元进行设计与验证即可；最后，采用综合的技术实现整个电路网表的整合，这个网表便是后仿真所需的电路网表。
这种快速综合方法的特点是减少了SRAM设计过程中的许多重复性工作，它以SRAM电路中的重复电路为基本的可调用单元，并按照它们的连接顺序自动生成网表，用软件的形式来实现硬件的设计，从而省却了大量的版图设计和验证的时间，大大提高了工作效率，实际的验证也表明这种方法简单实用，尤其适合于大容量的SRAM设计。
下面通过举例来详细说明快速综合方法的流程。
图1是传统的SRAM的设计流程图。
图2是4Kb的SRAM结构框图。
图3是电路图及单元框图，其中(a)六管单元(b)单元框图。
图4是六管单元的版图。
图5是64×64位的存储单元阵列图。
图6是重复单元调用示意图。
图7是本发明SRAM的快速综合方法的设计流程图。
图8是64Kb的SRAM版图布局图。
具体实施例方式
SRAM的版图设计通常是整个设计过程中工作量最大的一部分，图1中所示的是传统的SRAM电路的全定制设计流程，从图中可以看出，整个设计大致可分为八个步骤，而在所有的操作步骤中步骤4、5往往是效率最低的。原因主要有两点首先，由于SRAM电路规模较大，一个容量为4Kb的SRAM，它所包含的晶体管数目一般会有几万个，这就会有很大的版图面积，从而使得步骤4、5往往是一项耗时费力的工作。其次，通过图1还可以看出，整个设计流程又是一个循环反复的过程，它是全定制电路设计流程中不可避免的。原因是在深亚微米设计条件下，连线的延迟已接近于器件的延迟，各种寄生效应增加，设计者在晶体管级电路的设计初期，很难对连线的延迟以及最终生成版图后的电路延迟时间进行准确的计算，只能通过反复修改才可以满足设计要求。尤其是对于那些高速、大容量、低功耗的SRAM电路设计，通常要经过十几次，甚至几十次的修改才能达到理想的设计指标。在此过程中，步骤4、5往往成为设计中的主要障碍。通常，对晶体管电路的微小改动都将需要消耗大量的时间和软硬件资源以完成步骤4、5的操作，使得工作效率很低。
SRAM电路的一个突出特点是重复单元多，以一个容量大小为4Kb，6位读写地址，单口的SRAM为例，它的布局结构如图2所示。由图中可以看出，SRAM电路含有很多重复单元，这些重复单元大体可分为三个部分第一部分是写驱动电路，它的作用是在存储器进行写操作时把外面的数据写入相应的存储单元；第二部分是位于核心的存储单元，从图2中可看出存储单元是由4096个重复单元构成；第三部分是灵敏放大器，它的作用是当存储器进行读操作时把存储单元存储的数据进行放大输出。不难看出，以上三个部分构成了数据的通道，它们的功能是在写操作时保证64位数据同一时间被写入到各自的存储单元，而在读操作时同一时间把存好的数据送出存储器，所以这三个部分的电路以及版图一定是完全相同或是对称的。
图3是它的电路图及单元框图，SRAM存储单元中常用是六管单元的电路结构。
图4是它的版图。从电路以及版图中可以看出，六管单元共有3个端口，BL、BL和WL。如果把六管单元当作一个整体来看，它是含有三个接口的模块(图4(b)中所示)，SRAM的所有存储单元就是靠这三个端口彼此连接，最终形成一个矩阵网络，如图5中所示，假定它的布局是64×64位的存储单元阵列，所有的存储单元彼此之间靠字线与位线的端口相互关联，而这些端口都是规则的排列。
可以看出，SRAM电路的一个重要特点就是重复单元多而且单元的每个端口都是有规则的排列，这就为综合提供了可能，SRAM快速综合就是利用了它的这一特点，它的结构是如图6所示。对于SRAM电路中大量的重复单元，以图3、4中的每个重复电路作为基本的可调用单元，并根据它们在版图中相应所在的位置，按照它们的连接顺序把所有单元自动连接起来形成最终的网表，不再需要对整个的电路版图进行设计验证，从而通过综合的方法直接得到最终的网表，节省了大量的版图设计以及验证的时间。
同理，在SRAM电路设计中，写驱动电路以及灵敏放大器电路都属于重复单元电路，也可以采用综合技术实现网表的快速生成。
根据以上所述，本项发明提出了一种新的用于SRAM设计的快速综合设计方法。
图7中快速综合设计方法具体如下第一步要根据设计要求对SRAM进行结构设计和整体的布局；第二步对电路进行晶体管级的设计，也就是说完成电路的初步设计；第三步进行电路前仿真，具体的说是对没有寄生参数的晶体管电路进行仿真；从第四至第六步开始即是本项发明所重点阐述的可综合的设计方法，它首先把重复单元与非重复单元的版图设计分开进行，对于那些电路结构不重复的单元仍然是采用全定制的设计方法，而对那些电路结构重复的单元采用可综合的设计方法，即只对单个单元的版图进行设计、验证、提取寄生参数，不再需要对全电路进行操作。
把SRAM电路分成重复单元与非重复单元两个部分，对非重复单元单独进行版图的设计验证，以及寄生参数的提取，对重复的单元只需对每个小单元进行版图的设计、验证和参数提取即可；最终采用综合的技术在步骤七中实现整个网表的整合，这样可以在设计初期节省大量的版图绘制及验证的时间，从而缩短了设计的周期，在第七步中实现网表的整合，由于重复单元多、每个重复单元又是根据端口的位置按顺序排列，所以无需进行大量重复单元的版图设计与验证，很容易便可实现网表的综合，这样也就得到了最终的带有寄生参数的网表；第八步可以进行SRAM电路的最终的版图后仿真了综上所述，这种SRAM的快速综合方法的优势突出体现在以下几个方面第一、由于SRAM中存在着大量的重复单元，这种技术正是利用了这一特点，用单独的个体取代了它所有的重复单元，从而使得在实际工作中节省了大量的版图绘制及验证时间。
第二、这种可综合技术有利于在版图后仿真过程中查找电路节点的位置。由于这种技术对电路中的大部分单元都按照顺序进行了编号，使得仿真网表结构清晰，很容易找到电路内部各个节点的仿真结果，便于分析。
第三、这种可综合性技术的另一突出优势是它尤其适合于大容量和大批量的SRAM设计。如图8所示，以一个64Kb的SRAM的设计为例，在它的设计过程中通常要将其分割成若干块，容量越大，划分的块也就越多。
图8中所示的是64KbSRAM的一种设计方案，它按照每一块4Kb的容量进行设计，在结构上除了个别部分(如时钟树)结构几乎完全相同。假如按照图1中的设计步骤，必须完成整个版图的设计验证才可以进行仿真，就会使设计周期大大延长，而采用可综合的方法将会在设计初期减少大量的版图设计以及验证的工作，缩短了设计周期。
具体实施例本发明已在龙芯II号CPU的SRAM设计过程中得到了应用，它采用的是中芯国际0.18umCMOS工艺，我们设计了一个64位，工作频率为500兆赫兹，容量4Kb的SRAM。验证表明采用可综合方法使工作量减少了近三分之一，主要原因是版图绘制以及版图验证的工作在整个设计中所占的比例大大减小，从而使得在SRAM的全定制设计过程中，版图的设计与验证已不再是整个设计过程中最耗时的环节，这种设计方法减少了很多重复性的工作，提高了设计的效率。
权利要求
1.一种基于静态随机存储器的快速综合设计方法，其特征在于，它共分三个操作步骤首先，与常规的SRAM全定制设计方法相同，它最初进行SRAM的结构以及晶体管级的电路设计；其次，在常规的设计方法中，通常对整个版图进行设计与验证，而这种可综合的方法与之不同，它是根据电路的特点先把电路分为重复单元与非重复单元两类，然后对这两类电路分别进行版图的绘制和验证，对于重复的单元只需要对最小的单元进行设计与验证即可；最后，采用综合的技术实现整个电路网表的整合，这个网表便是后仿真所需的电路网表。
2.根据权利要求1的基于SRAM的快速综合设计方法，其具体步骤如下第一步要根据设计要求对SRAM进行机构设计和整体的布局；第二步对电路进行晶体管级的设计，也就是说完成电路的初步设计；第三步进行电路前仿真，具体的说是对没有寄生参数的晶体管电路进行仿真；第四至第六步，首先把SRAM电路分成重复单元与非重复单元两个部分，对非重复单元单独进行版图的设计验证，以及寄生参数的提取，对重复的单元只需对每个小单元进行版图的设计、验证和参数提取即可；第七步实现网表的整合，由于重复单元多、每个重复单元又是根据端口的位置按顺序排列，所以无需进行大量重复单元的版图设计与验证，很容易便可实现网表的综合，这样也就得到了最终的带有寄生参数的网表；第八步可以进行SRAM电路的最终的版图后仿真了。
全文摘要
本发明涉及半导体存储器技术领域，特别是一种基于静态随机存储器(SRAM)的快速综合设计方法。SRAM的快速综合设计方法，它主要分三个操作步骤首先，与常规的SRAM全定制设计方法相同，它最初进行SRAM的结构以及晶体管级的电路设计；其次，在常规的设计方法中，通常对整个版图进行设计与验证，而这种可综合的方法与之不同，它是根据电路的特点先把电路分为重复单元与非重复单元两类，然后对这两类电路分别进行版图的绘制和验证，对于重复的单元只需要对最小的单元进行设计与验证即可；最后，采用综合的技术实现整个电路网表的整合，这个网表便是后仿真所需的电路网表。
文档编号H01L21/8244GK1763928SQ20041008380
公开日2006年4月26日 申请日期2004年10月18日 优先权日2004年10月18日
发明者张锋, 周玉梅, 黄令仪 申请人:中国科学院微电子研究所