专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路，特别涉及混合载置存储器和进行数据处理的逻辑部的半导体集成电路的技术。
作为系统LSI的优点，有以下2点。首先是，消除了因DRAM的管脚数引起的限制，可以扩展数据输入输出的数据宽度，可以飞速提高DRAM与逻辑部之间的数据传送速度。其二是，DRAM与逻辑部之间的连线可以采用短距离的金属布线，可以显著减少输入输出布线中的寄生电容，降低半导体集成电路的功耗。
另外，在DRAM中，预先配备冗余的存储器单元。这样，在扩散工艺中产生的不合格合格存储器单元，在存储器的冗余救助工艺中，可以置换成预备的冗余存储器单元。这样，可以确保有关DRAM制造的成品率。
系统LSI，多种情况是面向特定用途而制造。在这样的面向特定用途的半导体集成电路的制造中，需要单独的曝光用掩模。另外，面向特定用途的半导体集成电路，需要分别经过各自独立的制造工艺进行制造。但是，近年来，在半导体集成电路的制造过程中，随着微细化的推进，曝光用掩模的制作变得要花费昂贵的成本。为此，针对系统LSI制作单独的曝光用掩模，增加了制造成本。
另外，在现有技术的系统LSI中，DRAM即使预备了置换用的冗余存储器单元，但逻辑部没有搭载冗余的逻辑部。为此，在扩散工艺中产生的不合格合格逻辑部无法得到救助，使具有该不合格合格逻辑部的半导体集成电路结果成了不合格品。这样降低了成品率，从而也会增加半导体集成电路的制造成本。
为了解决上述课题，构成本发明的装置，作为半导体集成电路，包括存储器、可以与上述存储器连接的、分别进行数据处理的多个逻辑部、使上述多个逻辑部中的至少任一个与上述存储器连接、而其它逻辑部与上述存储器隔离的隔离部。
依据有关本发明的半导体集成电路，通过隔离部，使可以与存储器连接的多个逻辑部中的至少任一个与存储器连接、而其它逻辑部与存储器隔离。这样，在采用包含多个逻辑部的一曝光用掩模结束扩散工艺后，只使所需要的逻辑部与存储器连接，可以获得作为最终产品的半导体集成电路(系统LSI)。另外，通过将不需要的逻辑部与存储器隔离，可以将在该逻辑部的端子和布线上寄生的寄生电容与存储器隔离。这样，可以减少半导体集成电路中驱动中的电容量，降低功耗，可以实现动作的高速化。今后，在系统LSI中存储器所占的面积比例会越来越增大。相反，逻辑部所占的比例越来越减小。为此，由于采用搭载多个逻辑部，使其中任一个与存储器连接，而其它与存储器隔离的构成，即使搭载预备的逻辑部，对整体的面积不成为问题。
优选在上述半导体集成电路中，上述多个逻辑部具有相互不同的功能，上述隔离部，将上述多个逻辑部中在该半导体集成电路中具有所需要的功能的逻辑部与上述存储器连接。
这样，将具有相互不同的功能的多个逻辑部中具有所需要功能的逻辑部与存储器连接。因此，在采用一个曝光用掩模制造半导体集成电路后，根据目的可以切换系统LSI，提高半导体集成电路的生产效率。
另外，优选在上述半导体集成电路中，上述多个逻辑部具有相同的功能，上述隔离部，将上述多个逻辑部中健全的逻辑部与上述存储器连接。
这样，将具有相同功能的多个逻辑部中健全的、即正常动作的逻辑部与存储器连接。因此，可以采用其它健全的逻辑部置换在扩散工艺中出现的不合格逻辑部的所谓逻辑部救助，提高半导体集成电路的成品率。
在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部的每一个之间的多个熔丝电路，有关上述其它逻辑部的上述熔丝电路中的熔丝被切断。更优选上述熔丝电路中的熔丝的切断在该半导体集成电路的制造工艺中的存储器冗余救助工艺中进行。
或者，在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部的每一个之间的多个反熔丝电路，使有关任一个逻辑部的上述反熔丝电路的反熔丝处于导通状态，另一方面使有关上述其它逻辑部的上述反熔丝电路的反熔丝处于非导通状态。
这样，不需要的逻辑部与存储器在物理上被隔离。因此，在不需要的逻辑部的端子和布线等上寄生的寄生电容可以从物理上与存储器隔离，可减少半导体集成电路中驱动中的电容量，降低功耗，可以实现动作的高速化。
另一方面，在上述半导体集成电路中，优选上述隔离部具有设置在上述存储器和上述多个逻辑部之间的开关装置，上述开关装置，针对上述各逻辑部，根据所给予的控制信号，在连接该逻辑部和上述存储器的连接状态、和隔离该逻辑部和上述存储器的隔离状态之间切换控制。
这样，根据向开关装置输出的控制信号，对各逻辑部切换控制与存储器的连接状态以及隔离状态。因此，通过向开关装置输出的控制信号，可以控制逻辑部与存储器之间的连接/隔离。
更优选上述开关装置具有设置在上述存储器和上述多个逻辑部的每一个之间的、根据上述控制信号分别进行开闭动作的多个晶体管开关，上述各晶体管开关，通过闭合实现上述连接状态，通过断开实现上述隔离状态。
另外，更优选上述半导体集成电路包括将上述控制信号固定在上述连接状态以及隔离状态的任一方的控制信号固定装置。
另外，更优选上述多个逻辑部中的至少一个，具有判定该逻辑部是否正在对上述存储器进行访问、并根据该判断结果输出使该逻辑部处于上述连接状态以及隔离状态的任一方的上述控制信号的控制电路。进一步优选上述控制电路，当自身所属的逻辑部在该半导体集成电路中为不需要时，输出使该逻辑部处于上述隔离状态的上述控制信号。
这样，从控制电路可输出根据逻辑部是否正在对存储器进行访问的判断的控制信号。因此，逻辑部就可以自发地控制自身与存储器之间的连接/隔离。并且，可以将自身从存储器上隔离开来地进行控制。
另外，优选上述多个逻辑部中的至少一个，具有当判定该逻辑部以外的逻辑部为非动作状态时，输出使这个逻辑部处于上述隔离状态的上述控制信号的控制电路。
这样，通过逻辑部的控制电路，当判断其它逻辑部处于非动作状态时，输出指示该非动作状态的逻辑部与存储器隔离的控制信号。因此，可以将不动作的故障逻辑部等，通过自身以外的逻辑部所输出的控制信号，与存储器隔离。
另外，优选上述存储器具有向上述多个逻辑部中的至少一个输出请求信号的请求信号产生电路，上述至少一个逻辑部具有在接收到该请求信号时、判断该逻辑部的动作状态、根据该判断结果输出使该逻辑部处于上述连接状态以及隔离状态的任一个的上述控制信号的控制电路。
这样，如果从存储器的请求信号产生电路输出请求信号，通过控制电路，判断该控制电路所属的逻辑部的动作状态，输出根据该判断结果的控制信号。因此，通过存储器输出的请求，使正常动作的逻辑部与存储器连接，而使没有正常动作的逻辑部与存储器隔离。
另外，优选上述半导体集成电路包括判定上述各逻辑部的健全性、向该逻辑部输出根据该判定结果的判定信号的测试电路，上述多个逻辑部中的至少一个具有输入上述判定信号、当该判定信号所表示的是该逻辑部为不健全时、则输出使该逻辑部处于上述隔离状态的上述控制信号的控制电路。
或者，优选上述半导体集成电路包括判定上述各逻辑部的健全性、输出使判定为不健全的逻辑部处于上述隔离状态的上述控制信号的测试电路。
这样，通过测试电路各逻辑部的健全性得到判断，对于被判定为不健全的逻辑部，则会输出指示与存储器隔离的控制信号。因此，例如，每当在半导体集成电路接入电源时等而使测试电路动作时，对各逻辑部进行测试，可以根据该测试结果，将判定为不健全、例如产生误动作的逻辑部与存储器隔离。
另一方面，优选上述半导体集成电路包括将处于上述隔离状态的逻辑部与向该逻辑部供给的电源隔离的电源隔离装置。
或者，优选上述的半导体集成电路包括使向处于上述隔离状态的逻辑部供给的电源与该逻辑部的基板电压之间的差缩小地改变该基板电压的基板电压变更装置。
这样，通过电源隔离装置，使与存储器隔离的逻辑部与电源隔离。或者通过基板电压变更装置，缩小与存储器隔离的逻辑部的电源电压和基板电压之间的差，来变更基板电压。因此，可以抑制构成与存储器隔离的逻辑部的MOS晶体管的截止漏电流，可以进一步降低功耗。
另一方面，优选在上述半导体集成电路中，上述隔离部，使上述多个逻辑部中在该半导体集成电路中使用的使用逻辑部，依次切换地，与上述存储器连接，而使上述使用逻辑部之外的不使用逻辑部与上述存储器隔离。
这样，在切换使用逻辑部的动作中的半导体集成电路中，通过利用隔离部将不使用的逻辑部与存储器隔离，在不使用逻辑部的布线和端子上寄生的不需要的寄生电容可以与存储器隔离。因此，可以降低半导体集成电路的功耗，并且可以使电路动作高速并且稳定。
更优选上述各逻辑部可以共同连接在上述存储器内的输出电路上，上述隔离部，设置在上述输出电路和上述各逻辑部之间，使上述使用逻辑部与上述输出电路连接，另一方面使上述不使用逻辑部与上述输出电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输出电路，上述各逻辑部，通过上述相应的输出电路可以共同连接在上述存储器内的放大电路上，上述隔离部，设置在上述放大电路和上述相应的输出电路之间，使上述使用逻辑部与上述放大电路连接，另一方面使上述不使用逻辑部与上述放大电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输出电路以及多个放大电路，上述各逻辑部，通过上述相应的输出电路以及放大电路可以共同连接在上述存储器内的前置放大电路上，上述隔离部，设置在上述前置放大电路和上述相应的放大电路之间，使上述使用逻辑部与上述前置放大电路连接，另一方面使上述不使用逻辑部与上述前置放大电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输出电路、多个放大电路以及多个前置放大电路，上述各逻辑部，通过上述相应的输出电路、放大电路以及前置放大电路可以共同连接在上述存储器内的读出放大电路上，上述隔离部，设置在上述读出放大电路和上述相应的前置放大电路之间，使上述使用逻辑部与上述读出放大电路连接，另一方面使上述不使用逻辑部与上述读出放大电路隔离。
这样，通过使设置隔离部的位置更加靠近存储器内的存储器单元，可以缩短在存储器单元和隔离部之间的数据读出时间。因此，从存储器读出数据时，可以高速进行使用逻辑部的切换，有效实现存储器存取动作的高速化。
另外，更优选上述各逻辑部可以共同连接在上述存储器内的输入电路上，上述隔离部，设置在上述输入电路和上述各逻辑部之间，使上述使用逻辑部与上述输入电路连接，另一方面使上述不使用逻辑部与上述输入电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输入电路，上述各逻辑部，通过上述相应的输入电路可以共同连接在上述存储器内的写入放大电路上，上述隔离部，设置在上述写入放大电路和上述相应的输入电路之间，使上述使用逻辑部与上述写入放大电路连接，另一方面使上述不使用逻辑部与上述写入放大电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输入电路以及多个写入放大电路，上述各逻辑部，通过上述相应的输入电路以及写入放大电路可以共同连接在上述存储器内的写入缓冲电路上，上述隔离部，设置在上述写入缓冲电路和上述相应的写入放大电路之间，使上述使用逻辑部与上述写入缓冲电路连接，另一方面使上述不使用逻辑部与上述写入缓冲电路隔离。
或者更有选上述存储器具有与上述多个逻辑部分别对应的多个输入电路、多个写入放大电路以及多个写入缓冲电路，上述各逻辑部，通过上述相应的输入电路、写入放大电路以及写入缓冲电路可以共同连接在上述存储器内的读出放大电路上，上述隔离部，设置在上述读出放大电路和上述相应的写入缓冲电路之间，使上述使用逻辑部与上述读出放大电路连接，另一方面使上述不使用逻辑部与上述读出放大电路隔离。
这样，通过使设置隔离部的位置更加靠近存储器内的存储器单元，可以缩短在存储器单元和隔离部之间的数据写入时间。因此，向存储器写入数据时，可以高速进行使用逻辑部的切换，有效实现存储器存取动作的高速化。
图2表示有关本发明第2实施例的半导体集成电路的构成图。
图3表示有关本发明第3实施例的半导体集成电路的构成图。
图4表示有关本发明第4实施例的半导体集成电路的构成图。
图5表示有关本发明第5实施例的半导体集成电路的构成图。
图6表示有关本发明第6实施例的半导体集成电路的构成图。
图7表示有关本发明第6实施例的半导体集成电路的构成图。
图8表示有关本发明第7实施例的半导体集成电路的构成图。
图9表示有关本发明第8实施例的半导体集成电路的构成图。
图10表示有关本发明第9实施例的半导体集成电路的构成图。
图11表示有关本发明第10实施例的半导体集成电路的构成图。
图中11、11A-存储器、12A、12B、12C、12D-逻辑部、13、13A-隔离部、14-电源、15-电源隔离装置、16-基板电压变更装置、17-17A-BIST电路(测试电路)、111-要求信号产生电路、121A～121H-控制电路、131-熔丝电路、反熔丝电路、132-晶体管开关、210、211-输出电路、220、221-放大电路、230、231-前置放大电路、250-读出放大电路、260、261-输入电路、270、271-写入放大器、280、281-写入缓冲电路、SG11～SG14-控制信号、SG41-请求信号、SG51-判定信号、VDD-电源电压、VSS-基板电压。
(第1实施例)图1表示有关本发明第1实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，是在一个基板上混合载置了DRAM(DynamicRandom Access Memory)、SRAM(Static Random Access Memory)、闪烁存储器、ROM(Read Only Memory)、铁电体存储器等存储器11、微处理器和ASIC(Application Specific IC)等进行数据处理的逻辑部12A、12B、和隔离部13的电路。
图中虽然未画出，存储器11以及逻辑部12A、12B分别包括地址端子、数据输入端子、数据输出端子、数据输入输出端子、时钟端子等。逻辑部12A、12B的这些端子通过布线W1、W2分别与隔离部13连接。这样，逻辑部12A、12B，通过隔离部13，可以与存储器11连接。
隔离部13，具有设置在存储器11和逻辑部12A、12B之间的多个(在本实施例中为2个)熔丝电路131、或者反熔丝电路131。熔丝电路131的熔丝、或者反熔丝电路131的反熔丝，分别按照将逻辑部12A、12B的各端子、和与这些各种端子相应的存储器11的各种端子连接的布线进行分配。此外，这些熔丝和反熔丝，例如可以在DRAM的冗余救助中使用。
对于有关本实施例的半导体集成电路，采用包括逻辑部12A、12B双方的一个曝光用掩模，进行从开发到扩散的工艺。对于熔丝电路131，在扩散工艺结束后的半导体集成电路中由于熔丝处于接触状态，逻辑部12A、12B的双方与存储器11处于连接的状态。但是，如果在该状态下动作，逻辑部12A、12B的输出，会通过隔离部13而造成冲突，成为不良动作的原因。另外，存储器11的输出必须驱动寄生在布线W1、W2双方上的寄生电容，增加了不必要的功耗。
为此，隔离部13，将逻辑部12A、12B中需要的任一个与存储器11连接，而不需要的逻辑部12A、12B与存储器11隔离。例如，当将逻辑部12A与存储器11连接，而将逻辑部12B与存储器11隔离时，将有关逻辑部12B的所有熔丝采用激光修整(trimming)等切断，使逻辑部12B与存储器11隔离。这样，半导体集成电路，只有逻辑部12A与存储器11处于连接状态。
另一方面，对于反熔丝电路131，在扩散工艺结束后的半导体集成电路由于反熔丝而处非导通状态，逻辑部12A、12B的双方与存储器11处于隔离的状态。因此，隔离部13，在有关逻辑部12A的反熔丝上施加电压，使这些反熔丝处于导通状态，使逻辑部12A与存储器11连接。
为了进行熔丝电路131的熔丝的切断、或者进行反熔丝电路131的反熔丝的导通，需要追加新的制造工艺。这些，例如可以在存储器冗余救助工艺(用预备的冗余存储器单元置换在制造工艺中成为不合格的存储器单元的工艺)进行。
逻辑部12A、12B，即使相互具有不同的功能时，在采用一个曝光用掩模进行半导体集成电路的扩散后，例如，通过将逻辑部12A与存储器11连接，作为最终产品，可以获得逻辑部12A所具有的功能的系统LSI。相反，通过将逻辑部12B与存储器11连接，可以获得逻辑部12B所具有的功能的系统LSI。即，通过使逻辑部12A、12B具有相互不同的功能，可以将扩散后的半导体集成电路，切换成目标系统LSI。
另一方面，当逻辑部12A、12B具有相同功能时，在扩散后的检查工艺中，例如，当发现逻辑部12A出现不合格时，使逻辑部12B与存储器11连接，可以对逻辑部12A进行救助。即，通过使逻辑部12A、12B具有相同的功能，可以进行逻辑部的冗余救助。
另外，通过将逻辑部12A、12B中不需要的部分与存储器11隔离，可以将寄生在该不需要的逻辑部的布线上的寄生电容与存储器11从物理上隔离。这样，降低了驱动半导体集成电路的电容，可以降低功耗并且实现动作高速化。进一步，来自逻辑部12A、12B的输出不会产生冲突，在存储器11和逻辑部12A(或者12B)之间，可以稳定进行数据传送。
以上，具有本实施例，在采用包含逻辑部12A、12B的一个曝光掩模进行半导体集成电路的扩散后，通过隔离部13，使逻辑部12A、12B中的任一个与存储器11连接，而另一个逻辑部与存储器11隔离。这样，扩散后的半导体集成电路可以切换成各种各样的系统LSI，可以提高半导体集成电路的生产效率。另外，可以实现逻辑部的冗余救助，在扩散工艺中提高成品率。进一步，通过将不需要的逻辑部从物理上与存储器11隔离，可以降低半导体集成电路的功耗并且实现动作的高速化。
此外，在本实施例中，虽然是对包含一个存储器11和2个逻辑部12A、12B的半导体集成电路进行了说明，本发明并不限定于这样的个数。对于包括2个以上的存储器和3个以上的逻辑部的半导体集成电路，依据本发明也可以获得相同的效果。
(第2实施例)图2表示有关本发明第2实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，是在有关第1实施例的半导体集成电路中，包括将向逻辑部12A供给的电源14隔离的电源隔离装置15、将逻辑部12B的基板电压VSS变更的基板电压变更装置16。以下，对于和第1实施例的不同点，特别是，对于电源隔离装置15以及基板电压变更装置16的动作进行说明。
电源隔离装置15，是进行电源14和逻辑部12A之间的连接或者隔离的装置。和隔离部13同样，可以由熔丝或者反熔丝、或者MOS晶体管等的开关所构成。
基板电压变更装置16，可通过变更基板电压VSS而使向与存储器11隔离后的逻辑部12B供给的电源14的电压VDD、与逻辑部12B的基板电压VSS之间的差减小。在此，将向逻辑部12B供给的电源14，与构成逻辑部12B的MOS晶体管的基板电源分开独立设置。基板电压变更装置16，和隔离部13同样，可以由熔丝或者反熔丝、或者MOS晶体管等的开关所构成。
逻辑部12A作为不需要的部分即使通过隔离部13与存储器11隔离，如果电源14的电压VDD向逻辑部12A供给，在构成逻辑部12A的MOS晶体管中有截止漏电流流动。为此，逻辑部12A尽管已经与存储器11隔离，仍会消耗无谓的电力。为此，电源隔离装置15，将向与存储器11隔离后的逻辑部12A供给的电源14隔离，不使逻辑部12A消耗无谓的电力。
另一方面，基板电压变更装置16，通过按照将向逻辑部12B供给的电源14的电压VDD和基板电压VSS之间的差减小那样变更基板电压VSS，可以抑制成逻辑部12B的MOS晶体管中流动的截止漏电流，不使逻辑部12B消耗无谓的电力。
以上，依据本实施例，利用电源隔离装置15和基板电压变更装置16，可以抑制在与存储器11隔离后的逻辑部12A和逻辑部12B的内部所产生的截止漏电流，进一步降低功耗。
此外，在本实施例中，虽然具有电源隔离装置15和基板电压变更装置16两方，但没有必要同时包括。通过至少包括电源隔离装置15或者基板电压变更装置16，就可以获得依据本发明的效果。
(第3实施例)图3表示有关本发明第3实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，是在一个基板上混合载置了存储器11、具有控制电路121A的逻辑部12C、具有控制电路121B的逻辑部12D、具有切换控制逻辑部12C、12D的连接/隔离的开关装置的隔离部13A的电路。
隔离部13A，作为开关装置，具有设置在存储器11和逻辑部12C、12D之间的多个(在本实施例中为2个)的晶体管开关132。晶体管开关132，分别按照将逻辑部12C、12D的各端子、和与这些各种端子相应的存储器11的各种端子连接的布线进行分配。
晶体管开关132的开闭动作，通过在栅极上供给控制信号SG11、SG12进行控制。例如，当控制信号SG11指示将逻辑部12C与存储器11连接时，晶体管开关132闭合，将布线W1和布线W3连接。另一方面，当控制信号SG11指示将逻辑部12C与存储器11隔离时，晶体管开关132断开，将布线W1和布线W3隔离。
此外，图中虽然未画出，控制信号SG11、SG12，通过控制信号固定装置，可以对将存储器11和逻辑部12C、12D的连接/隔离的任一个指示固定。控制信号固定装置，可以采用熔丝或者反熔丝等构成，通过熔丝的切断或者反熔丝的导通，固定控制信号SG11、SG12。
另一方面，控制电路121A、121B，判断自身所属的逻辑部12C、12D是否在对存储器11访问中，根据该判断结果，输出控制信号SG11、SG12。例如，当逻辑部12C对存储器11进行数据传送和控制时，控制电路121A，通过来自逻辑部12C的内部信号，判断逻辑部12C在对存储器11访问中。然后，向隔离部13A输出指示将逻辑部12C与存储器11连接的控制信号SG11。另一方面，当逻辑部12C没有对存储器11进行数据传送和控制时，控制电路121A，判断逻辑部12C没有对存储器11访问。然后，向隔离部13A输出指示将逻辑部12C与存储器11隔离的控制信号SG11。
另外，和上述相反，控制电路121A、121B，也可以根据对存储器11访问中的逻辑部的控制电路，输出向有关没有进行访问的其它逻辑部的晶体管开关132指示隔离的控制信号。例如控制电路121A判断自身所属的逻辑部12C在对存储器11访问中时，将指示使其它逻辑部的逻辑部12D与存储器11隔离的控制信号SG11向有关其它逻辑部的逻辑部12D的晶体管开关132输出。这样，可以将没有对存储器11访问的逻辑部12D与存储器11隔离。
对于逻辑部12C、12D，有时在预先能明确其要·不要。例如，由于故障而不能动作的逻辑部就为不要。优选将这样的不要逻辑部与存储器11隔离。因此，控制电路121A、121B，可以设定成始终输出使自身所属的逻辑部12C、12D与存储器11隔离的控制信号SG11、SG12。具体讲，在控制电路121A、121B中搭载闪烁存储器或者熔丝等，通过设定该闪烁存储器，或者切断熔丝，可以始终输出使逻辑部12C、12D与存储器11隔离的控制信号SG11、SG12。
以下，依据本实施例，通过控制电路121A、121B输出的控制信号SG11、SG12，控制隔离部13A中的晶体管开关132，可以使对存储器11访问中的逻辑部与存储器11连接，而将没有访问的其它逻辑部与存储器11隔离。这样，在没有对存储器11访问的逻辑部的布线和端子上寄生的寄生电容可以与存储器11隔离，削减要驱动存储器11的电容量。因此，可以降低半导体集成电路的功耗，实现电路动作的高速化。
此外，控制信号SG11、SG12，虽然从控制电路121A、121B输出，但本发明并不限定于此。也可以从控制电路121A、121B之外输出控制信号SG11、SG12，可以获得依据本发明的相同效果。另外，没有必要使所有的逻辑部具有控制电路，只要至少有一个逻辑部具有即可。
另外，在隔离部13A中，作为开关装置，例如也可以设置1个选择电路来替代多个晶体管开关132。选择电路，可以使逻辑部12C、12D的任一个与存储器11连接，而将其它逻辑部与存储器11隔离，可以获得上述效果。
(第4实施例)图4表示有关本发明第4实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，在有关第3实施例的半导体集成电路中，用可以输入输出确认信号SG21、SG22以及回答信号SG31、SG32的控制电路121C、121D，置换控制电路121A、121B。以下对与第3实施例的不同点，特别是控制电路121C、121D的动作进行说明。
控制电路121C对自身所属的逻辑部12C之外的逻辑部12D，输出确认信号SG21。然后，通过接收来自逻辑部12D的回答信号SG32，判断逻辑部12D在动作中。另一方面，当没有接收到来自逻辑部12D的回答信号SG32时，控制电路121C判断逻辑部12D处于非动作状态，输出指示使逻辑部12D与存储器11隔离的控制信号SG13。另外，控制电路121C通过输入确认信号SG22，输出回答信号SG31。
控制电路121D也可以控制电路121C同样动作。然后，这些控制电路121C、121D可以相互确认对方的逻辑部的动作状态，控制逻辑部12C、12D与存储器11的连接/隔离。
以上，具有本实施例，由控制电路121C(或者121D)，判断其它逻辑部12D(或者12C)处于非动作状态时，输出指示使逻辑部12D(或者12C)与存储器11隔离的控制信号SG13(或者SG14)。这样，对于由于故障而不能动作的、自身不能输出用于与存储器11隔离的控制信号的逻辑部，通过其它逻辑部的控制电路的控制可以与存储器11隔离。
(第5实施例)图5表示有关本发明第5实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，包括具有输出请求信号SG41的请求信号产生电路111的存储器11A。以下对与第3实施例的不同点，特别是请求信号产生电路111的动作进行说明。
请求信号产生电路111向各逻辑部12C、12D输出请求与存储器11A连接或者隔离的请求信号SG41。
在逻辑部12C、12D中的控制电路121E、121F，通过接收请求与存储器11A连接的请求信号SG41，判断自身所属的逻辑部12C、12D的动作状态。当判断正常动作时，输出指示使自身所属的逻辑部12C、12D与存储器11A连接的控制信号SG11、SG12，另一方面，当判断没有正常动作时，输出指示与存储器11A隔离的控制信号SG11、SG12。
另一方面，控制电路121E、121F，通过接收请求与存储器11A隔离的请求信号SG41，输出指示使自身所属的逻辑部12C、12D与存储器11A隔离的控制信号SG11、SG12。
以上，依据本实施例，根据存储器11A中的请求信号产生电路111输出的请求信号SG41，可以控制逻辑部12C、12D与存储器11A的连接/隔离。这样，可以使没有正常动作的逻辑部与存储器11A隔离。
此外，没有必要使所有的逻辑部具有控制电路，只要至少有一个逻辑部具有，就可以获得依据本发明的相同效果。
另外，在第4实施例中，通过采用请求信号产生电路111输出的请求信号SG41，来替代确认信号SG21、SG22，对于由于故障而不能动作的、自身不能输出用于与存储器11A隔离的控制信号的逻辑部，通过其它逻辑部的控制电路的控制可以与存储器11A隔离。
(第6实施例)图6表示有关本发明第6实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，在有关第3实施例的半导体集成电路中，包括本发明的相当于测试电路的BIST(Built in Self Test)电路17。以下对与第3实施例的不同点，特别是BIST电路17的动作进行说明。
BIST电路17，在半导体集成电路接入电源时，自动测试逻辑部12C、12D的健全性，判断各逻辑部12C、12D是在正常动作，还是误动作的不良状态。然后，根据判定结果，向各逻辑部12C、12D输出判定信号SG51。
控制电路121G、121H，输入判定信号SG51，根据该判定信号SG51所示的内容输出控制信号SG11、SG12。具体讲，判定信号SG51当是表示逻辑部12C不健全的内容时，控制电路121G，输出指示使自身所属的逻辑部12C与存储器11A连接的控制信号SG11。
图7表示本实施例的另一构成例。如该图所示，向隔离部13A输出的控制信号SG11、SG12，也可以从BIST电路17A输出。
以上，依据本实施例，通过BIST电路17、17A，在半导体集成电路接入电源时，自动检查逻辑部12C、12D的健全性，将判定为不健全的逻辑部与存储器11隔离。只有，在半导体集成电路的制造中没有必要设置将需要的逻辑部隔离的工艺，在半导体集成电路使用时，可以动态将不需要的故障逻辑部等隔离。
此外，没有必要使所有的逻辑部具有控制电路，只要至少有一个逻辑部具有，就可以获得依据本发明的相同效果。
(第7实施例)图8表示有关本发明第7实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，以依次切换逻辑部12A、12B交互进行驱动为前提。具体讲，逻辑部12A作为在半导体集成电路中应使用的使用逻辑部与存储器11连接，而另一方面逻辑部12B作为不使用的不使用逻辑部与存储器11隔离。然后，切换使用逻辑部，使逻辑部12B作为使用逻辑部与存储器11连接，而使逻辑部12A作为不使用逻辑部与存储器11隔离。这样进行重复，交互驱动逻辑部12A、12B。
隔离部13A，由在第3实施例中说明的开关装置构成。此外，控制隔离部13A的控制信号在图中未画出。
存储器11，包括输出电路210、放大电路220、前置放大电路230、存储器单元阵列部240、输入电路260、写入放大电路270、以及写入缓冲电路280。存储器单元阵列部240包括读出放大器250以及存储器单元251。
隔离部13A设置在输出电路210和逻辑部12A、12B之间，以及在输入电路260和逻辑部12A、12B之间。然后，逻辑部12A、12B，通过隔离部13A，可以共同连接在输出电路210以及输入电路260上。
然后，对存储器11和逻辑部12A、12B之间的输出传输进行说明。首先，对从逻辑部12A、12B向存储器11写入数据的情况进行说明。
从逻辑部12A(或者12B)通过存储器逻辑部连接布线W1(或者W2)向输入电路260输入写入数据。输入电路260，可以采用反相器等构成。输入电路260，根据写入数据，向写入放大电路270输出写入数据信号SG260。写入放大电路270，具有对所输入的信号放大的功能。写入放大电路270，根据写入数据信号SG260，向与存储器单元阵列部240邻接的写入缓冲电路280输出内部写入信号SG270。写入缓冲电路280，根据内部写入信号SG270，向读出放大电路250输出阵列数据信号SG280。然后，由读出放大电路250放大的数据，通过比特线SG250以及反相比特线SG251，向存储单元251写入。
另一方面，从存储器11向逻辑部12A、12B读出数据的动作如下。首先，从存储器215在比特线SG250以及反相比特线SG251上读出数据。读出放大电路250，将比特线SG250以及反相比特线SG251的数据进行比较，进行数据放大，输出阵列数据信号SG230。与存储器单元阵列部240邻接的前置放大电路230，对阵列数据信号SG230放大，作为前置放大信号SG220输出。然后，放大电路220，对前置放大信号SG220放大，输出放大信号SG210。然后，输出电路210，将放大信号SG210作为来自存储器11的输出数据输出，通过存储器逻辑部连接布线W1(或者W2)，向逻辑部12A(或者12B)输出。
依据本实施例，通过隔离部13A，使逻辑部12A、12B中，在半导体集成电路中使用的使用逻辑部(例如逻辑部12A)与存储器11连接，而使没有使用的不使用逻辑部(例如逻辑部12B)与存储器11隔离。这样，通过将不使用逻辑部与存储器11隔离，可以将在不使用逻辑部的端子和布线等上寄生的寄生电容与存储器11隔离，降低半导体集成电路的功耗，实现动作的高速化。
另外，通过将隔离部13A设置在存储器11的内部，可以缩短从存储器单元251到隔离部13A的距离，在隔离部13A和存储器单元251之间，可以缩短数据的写入/读出时间。因此，可以缩短逻辑部12A、12B的切换周期，可以使写入/读出的存储器访问动作有效高速化。
此外，在上述说明中，作为存储器11虽然假定是可以进行数据读写的RAM，对于不能写入数据的ROM，也可以获得依据本发明的同样的效果。
(第8实施例)图9表示有关本发明第8实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，与第7实施例相比，在存储器单元251的更近位置上设置隔离部13A。
存储器11包括分别与逻辑部12A、12B对应的输出电路210、211、以及输入电路260、261。逻辑部12A、12B通过相应的输出电路210、211可以与放大电路220共同连接。另外，通过相应的输入电路260、261可以与写入放大电路270共同连接。
从逻辑部12A(或者12B)向存储器11写入数据，通过输入电路260(或者261)进行。另一方面，从存储器11向逻辑部12A(或者12B)读出数据，通过输出电路210(或者211)进行。
依据本实施例，由于进一步缩短了从存储器单元251到隔离部13A的距离，在隔离部13A和存储器单元251之间，可以进一步缩短数据的写入/读出时间。因此，可以进一步缩短逻辑部12A、12B的切换周期，可以使写入/读出的存储器访问动作进一步有效高速化。
(第9实施例)图10表示有关本发明第9实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，与第8实施例相比，在存储器单元251的更近位置上设置隔离部13A。
存储器11包括分别与逻辑部12A、12B对应的输出电路210、211、放大电路220、221、输入电路260、261、写入放大电路270、271。逻辑部12A、12B通过相应的输出电路210、211以及放大电路220、221可以与前置放大电路230共同连接。另外，通过相应的输入电路260、261以及写入放大电路270、271可以与写入缓冲电路280共同连接。
从逻辑部12A(或者12B)向存储器11写入数据，通过输入电路260(或者261)以及写入放大电路270(或者271)进行。另一方面，从存储器11向逻辑部12A(或者12B)读出数据，通过输出电路210(或者211)以及放大电路220(或者221)进行。
依据本实施例，由于更进一步缩短了从存储器单元251到隔离部13A的距离，在隔离部13A和存储器单元251之间，可以更进一步缩短数据的写入/读出时间。因此，可以更进一步缩短逻辑部12A、12B的切换周期，可以使写入/读出的存储器访问动作更进一步有效高速化。
(第10实施例)图11表示有关本发明第10实施例的半导体集成电路的构成图。有关本实施例的半导体集成电路，与第9实施例相比，在存储器单元251的更近位置上设置隔离部13A。
存储器11包括分别与逻辑部12A、12B对应的输出电路210、211、放大电路220、221、前置放大电路230、231、输入电路260、261、写入放大电路270、271、写入缓冲电路280、281。逻辑部12A、12B通过相应的输出电路210、211、放大电路220、221以及前置放大电路230、231可以与读出放大电路250共同连接。另外，通过相应的输入电路260、261、写入放大电路270、271以及写入缓冲电路280、281可以与读出放大电路250共同连接。
从逻辑部12A(或者12B)向存储器11写入数据，通过输入电路260(或者261)、写入放大电路270(或者271)以及写入缓冲电路280(或者281)进行。另一方面，从存储器11向逻辑部12A(或者12B)读出数据，通过输出电路210(或者211)、放大电路220(或者221)以及前置放大电路230(或者231)进行。
依据本实施例，由于再进一步缩短了从存储器单元251到隔离部13A的距离，在隔离部13A和存储器单元251之间，可以再进一步缩短数据的写入/读出时间。因此，可以再进一步缩短逻辑部12A、12B的切换周期，可以使写入/读出的存储器访问动作再进一步有效高速化。
如上所述，依据本发明，通过在采用1个曝光用掩模对混合载置了DRAM等存储器和微处理器和ASIC等多个逻辑部的半导体集成电路进行扩散之后，只将多个逻辑部中需要的逻辑部与存储器连接，而不需要的逻辑部与存储器隔离，可以切换成各种各样的系统LSI。这样，可以提高半导体集成电路的生产效率。
另外，通过使多个逻辑部具有相同的功能，可以实现将不合格逻辑部用其它健全的逻辑部置换的所谓逻辑部救助。这样，可以提高半导体集成电路的成品率。
以上表明，依据本发明，可以大幅度降低有关半导体集成电路的制造的成本。
权利要求
1.一种半导体集成电路，其特征在于包括存储器；可以与所述存储器连接、分别进行数据处理的多个逻辑部；以及使所述多个逻辑部中的至少任一个与所述存储器连接、而使其它逻辑部与所述存储器隔离的隔离部。
2.根据权利要求1所述的半导体集成电路，其特征在于所述多个逻辑部具有相互不同的功能，所述隔离部，将所述多个逻辑部中在该半导体集成电路中具有所需要的功能的逻辑部与所述存储器连接。
3.根据权利要求1所述的半导体集成电路，其特征在于所述多个逻辑部具有相同的功能，所述隔离部，将所述多个逻辑部中健全的逻辑部与所述存储器连接。
4.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器与所述多个逻辑部的每一个之间的多个熔丝电路，有关所述其它逻辑部的所述熔丝电路中的熔丝被切断。
5.根据权利要求4所述的半导体集成电路，其特征在于所述熔丝电路中的熔丝的切断，是在该半导体集成电路的制造工艺中的存储器冗余救助工艺中进行的。
6.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器与所述多个逻辑部的每一个之间的多个反熔丝电路，有关所述任一个逻辑部的所述反熔丝电路的反熔丝处于导通状态，而有关所述其它逻辑部的所述反熔丝电路的反熔丝处于非导通状态。
7.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，具有设置在所述存储器和所述多个逻辑部之间的开关装置，所述开关装置，针对所述各逻辑部，根据所给予的控制信号，在连接该逻辑部与所述存储器的连接状态、和隔离该逻辑部与所述存储器的隔离状态之间，进行切换控制。
8.根据权利要求7所述的半导体集成电路，其特征在于所述开关装置具有设置在所述存储器和所述多个逻辑部的每一个之间的、根据所述控制信号分别进行开闭动作的多个晶体管开关，所述各晶体管开关，通过闭合实现所述连接状态，通过断开实现所述隔离状态。
9.根据权利要求7所述的半导体集成电路，其特征在于包括将所述控制信号固定在所述连接状态及隔离状态的任一方的控制信号固定装置。
10.根据权利要求7所述的半导体集成电路，其特征在于所述多个逻辑部中的至少一个，具有判定该逻辑部是否正在对所述存储器进行访问、并根据该判断结果输出使该逻辑部处于所述连接状态及隔离状态的任一方的所述控制信号的控制电路。
11.根据权利要求10所述的半导体集成电路，其特征在于所述控制电路，当自身所属的逻辑部在该半导体集成电路中为不需要时，则输出使该逻辑部处于所述隔离状态的所述控制信号。
12.根据权利要求7所述的半导体集成电路，其特征在于所述多个逻辑部中的至少一个，具有当判定该逻辑部以外的逻辑部为非动作状态时，输出使这个逻辑部处于所述隔离状态的所述控制信号的控制电路。
13.根据权利要求7所述的半导体集成电路，其特征在于所述存储器具有向所述多个逻辑部中的至少一个输出请求信号的请求信号产生电路，所述至少一个逻辑部具有在接收到该请求信号时、判断该逻辑部的动作状态、并根据该判断结果输出使该逻辑部处于所述连接状态及隔离状态的任一方的所述控制信号的控制电路。
14.根据权利要求7所述的半导体集成电路，其特征在于包括判定所述各逻辑部的健全性、并向该逻辑部输出根据该判定结果的判定信号的测试电路，所述多个逻辑部中的至少一个具有输入所述判定信号、并当该判定信号所表示的是该逻辑部为不健全时、则输出使该逻辑部处于所述隔离状态的所述控制信号的控制电路。
15.根据权利要求7所述的半导体集成电路，其特征在于包括判定所述各逻辑部的健全性、并输出使被判定为不健全的逻辑部处于所述隔离状态的所述控制信号的测试电路。
16.根据权利要求1所述的半导体集成电路，其特征在于包括将处于所述隔离状态的逻辑部与向该逻辑部供给的电源隔离的电源隔离装置。
17.根据权利要求1所述的半导体集成电路，其特征在于包括使向处于所述隔离状态的逻辑部供给的电源与该逻辑部的基板电压之间的差缩小地改变该基板电压的基板电压变更装置。
18.根据权利要求1所述的半导体集成电路，其特征在于所述隔离部，使所述多个逻辑部中在该半导体集成电路中使用的使用逻辑部，依次切换地，与所述存储器连接，而使所述使用逻辑部之外的不使用逻辑部与所述存储器隔离。
19.根据权利要求18所述的半导体集成电路，其特征在于所述各逻辑部，可以共同连接在所述存储器内的输出电路上，所述隔离部，设置在所述输出电路与所述各逻辑部之间，使所述使用逻辑部与所述输出电路连接，而使所述不使用逻辑部与所述输出电路隔离。
20.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输出电路，所述各逻辑部，通过所述相应的输出电路可以共同连接在所述存储器内的放大电路上，所述隔离部，设置在所述放大电路与所述相应的输出电路之间，使所述使用逻辑部与所述放大电路连接，而使所述不使用逻辑部与所述放大电路隔离。
21.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输出电路以及多个放大电路，所述各逻辑部，通过所述相应的输出电路以及放大电路可以共同连接在所述存储器内的前置放大电路上，所述隔离部，设置在所述前置放大电路与所述相应的放大电路之间，使所述使用逻辑部与所述前置放大电路连接，而使所述不使用逻辑部与所述前置放大电路隔离。
22.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输出电路、多个放大电路以及多个前置放大电路，所述各逻辑部，通过所述相应的输出电路、放大电路以及前置放大电路可以共同连接在所述存储器内的读出放大电路上，所述隔离部，设置在所述读出放大电路和所述相应的前置放大电路之间，使所述使用逻辑部与所述读出放大电路连接，而使所述不使用逻辑部与所述读出放大电路隔离。
23.根据权利要求18所述的半导体集成电路，其特征在于所述各逻辑部，可以共同连接在所述存储器内的输入电路上，所述隔离部，设置在所述输入电路与所述各逻辑部之间，使所述使用逻辑部与所述输入电路连接，而使所述不使用逻辑部与所述输入电路隔离。
24.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输入电路，所述各逻辑部，通过所述相应的输入电路可以共同连接在所述存储器内的写入放大电路上，所述隔离部，设置在所述写入放大电路与所述相应的输入电路之间，使所述使用逻辑部与所述写入放大电路连接，而使所述不使用逻辑部与所述写入放大电路隔离。
25.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输入电路以及多个写入放大电路，所述各逻辑部，通过所述相应的输入电路以及写入放大电路可以共同连接在所述存储器内的写入缓冲电路上，所述隔离部，设置在所述写入缓冲电路与所述相应的写入放大电路之间，使所述使用逻辑部与所述写入缓冲电路连接，而使所述不使用逻辑部与所述写入缓冲电路隔离。
26.根据权利要求18所述的半导体集成电路，其特征在于所述存储器具有与所述多个逻辑部分别对应的多个输入电路、多个写入放大电路以及多个写入缓冲电路，所述各逻辑部，通过所述相应的输入电路、写入放大电路以及写入缓冲电路可以共同连接在所述存储器内的读出放大电路上，所述隔离部，设置在所述读出放大电路与所述相应的写入缓冲电路之间，使所述使用逻辑部与所述读出放大电路连接，而使所述不使用逻辑部与所述读出放大电路隔离。
全文摘要
一种半导体集成电路，存储器(11)、可以与存储器(11)连接的多个逻辑部(12A、12B)、和使多个逻辑部(12A、12B)的任一个与存储器(11)连接，而其它逻辑部与存储器(11)隔离的隔离部(13)。通过隔离部(13)，将多个逻辑部(12A、12B)中所需要的一个与存储器(11)连接，其它不需要的与存储器(11)隔离。这样，由于在扩散后可以切换系统LSI，可以采用一个曝光用掩模进行多个系统LSI的制造，提高生产效率。另外，可以进行不合格逻辑部的救助，提高扩散工艺后的成品率。因而，可以提高混合载置了存储器和进行数据处理的逻辑部的半导体集成电路的生产效率以及成品率。
文档编号G11C7/10GK1472810SQ03147659
公开日2004年2月4日 申请日期2003年7月15日 优先权日2002年7月16日
发明者柴山晃德 申请人:松下电器产业株式会社