专利名称：嵌入式dram阵列的测试方法
技术领域：
本发明涉及集成电路芯片领域；更具体地说，它涉及使用基于处理器的内置自测试(BIST)对在逻辑电路中嵌入有动态随机存取存储器(DRAM)的集成电路芯片进行测试的方法。
背景技术：
具有诸如门阵列、微处理器、数字信号处理器(DSP)和专用集成电路(ASIC)等逻辑功能的高级集成芯片需要DRAM嵌入实现其功能的逻辑中。BIST开始时是为测试逻辑电路开发的并已扩展成还测试嵌入的DRAM。
典型的嵌入式DRAM包含多个存储器单元阵列块。测试嵌入式DRAM需要特殊的测试模式，被设计成识别特殊类型的故障。对使用电容存储节点器件的嵌入式DRAM单元特别重要的一种测试是保持时间测试。保持时间是在由于存储节点电荷泄漏使得单元状态变得不确定之前存储器单元将保持其状态的时间。
保持时间测试需要向一个块中读入一个模式(pattern)，测试暂停一段固定长的时间，然后读出一个模式并将读出的模式与一个预期的模式进行比较。对嵌入式DRAM中的每块存储器单元阵列顺序地重复这一写、暂停、读和比较序列。暂停时间通常比写步骤或读与比较步骤长1000倍。
随着嵌入式DRAM尺寸的增大，特别是每个DRAM中存储器单元阵列块数的增加，测试时间也增加了。测试时间已成为门阵列、微处理器、DSP及ASIC成本的重要增加者。增加的测试时间还对生产率产生相反作用。
所以，在工业界需要一种方法，以减少在诸如门阵列、微处理器、DSP和ASIC之类集成电路芯片中对嵌入式DRAM进行测试的时间。
发明内容
本发明的第一方面是测试DRAM的方法，该DRAM包含多个DRAM块，该方法包含在一个基于处理器的内置自测试系统中产生一个测试数据模式；对每个DRAM块，将该测试数据模式写入该DRAM块，暂停一段预先确定的时间并从该DRAM块中读出结果数据模式；其中对每个DRAM块，将测试模式写入DRAM块是在暂停一段预先确定的时间之前进行的，而从DRAM块中读出结果数据模式是在暂停一段预先确定的时间之后进行的；而且其中两个或更多个DRAM块的预先确定的暂停时间段至少有一部分在时间上是重叠的。
本发明的第二方面是测试嵌入式DRAM的基于处理器的内置自测试系统，该嵌入式DRAM包括多个DRAM块，每个DRAM块包含多个字线和位线，该测试系统包含产生测试数据模式的装置；同时将测试数据模式写入每个DRAM块的装置；在从测试数据写入每个DRAM块起已经经过预先确定的时间段之后从每个DRAM块读出结果数据模式的装置，这种读出是从这多个DRAM块的第一个DRAM块到最后一个DRAM块顺序发生的，这多个DRAM块中任何前一个DRAM块的读出都是在读这多个DRAM块中的随后一个DRAM块之前完成的；把对每个DRAM块扫描出的数据存储到寄存器上的装置，扫描出的数据包含每个DRAM块的结果数据模式或根据结果数据模式得到的信息；以及扫描出这些扫描出数据的装置，对多个DRAM块的前一个DRAM块的任何先前扫描出数据的扫描出都是在这多个DRAM块中的随后一个DRAM块的扫描出数据的扫描入之前完成的。
本发明的第三方面是测试嵌入式DRAM的基于处理器的内置自测试系统，该嵌入式DRAM包括多个DRAM块，每个DRAM块包含多个字线和位线，该测试系统包含产生测试数据模式的装置；从多个DRAM块的第一个DRAM块到最后一个DRAM块顺序向每个DRAM块写入测试数据模式的装置；向多个DRAM块中的前一个DRAM块写数据是在向其随后的一个DRAM块写数据之前完成的；在从测试数据写入每个DRAM块起已经经过预先确定的时间段之后从每个DRAM块读出结果数据模式的装置，这种读出是从这多个DRAM块的第一个DRAM块到最后一个DRAM块顺序发生的，这多个DRAM块中任何前一个DRAM块的读出都是在读这多个DRAM块中的随后一个DRAM块之前完成的；把对每个DRAM块扫描出的数据存储到多个存储寄存器中的不同存储寄存器上的装置，扫描出的数据包含每个DRAM块的结果数据模式或根据结果数据模式得到的信息，对这多个DRAM块的前一个DRAM块进行的扫描出数据的存储是在对这多个DRAM块中的随后一个DRAM块的扫描出数据的存储之前完成的。
在所附权利要求中提出了本发明的特性。然而，结合附图参考下文中对实施例的详细描述将会最好地理解发明本身，其中图1是一个嵌入式DRAM存储器及根据本发明第一实施例的测试系统的示意方框图；图2显示根据本发明第一实施例测试一个嵌入式DRAM的写-暂停-读序列；图3是一个嵌入式DRAM存储器和根据本发明第二实施例的测试系统的示意方框图；图4是根据图3的冗余分配存储装置存储的示意方框图；图5是示意方框图，显示根据图4的冗余分配存储装置在存储时使用的时钟信号；图6是图5电路的时钟信号的时序图；图7是图4的冗余分配寄存器和串行接口寄存器之间互连的示意图；图8显示根据本发明第二实施例测试一个嵌入式DRAM的写-暂停-读序列；图9是本发明第二实施例的物理实现的示意图。
具体实施例方式
一个DRAM是由按行和列排列的存储单元阵列构成的。DRAM通过沿行方向安排的字线编址，而数据通过沿列方向安排的位线写入DRAM。为访问DRAM进行读或写，需要激活适当的字线和选择适当的位线(往往称作列选择)。若干组字线组合形成存储器块。通常，每个存储器块能单独地接收地址信息。DRAM包括冗余的字线和位线，它们可以“代替”含有失效单元的原始字线和位线。“代替”是通过断掉熔丝对地址信息进行重定向完成的。
图1是一个嵌入式DRAM存储器和根据本发明第一实施例的测试系统的示意方框图。在图1中，嵌入式DRAM 100包含多个DRAM块105A、105B、105C至105N。按地址顺序，DRAM块105A是嵌入式DRAM 100的第一个DRAM块，DRAM块105N是最后一个DRAM块。尽管图1中显示的DRAM块105A至105N被安排成一个在另一个之上的堆叠，但DRAM块的物理布局可以是不同的，例如，DRAM块可以安排在相邻的两堆叠中。嵌入式DRAM 100与一个内置自测试(BIST)系统110耦合。用于嵌入式DRAM的基于BIST的测试器已在美国专利5,961,653中描述，该专利在这里被纳入作为参考。测试系统110由定序器115、地址发生器120、测试数据发生器125、控制器130、多路转换器135、比较器140、冗余分配逻辑145及冗余分配寄存器150构成，它们都与测试总线155耦合。另一种作法是，寄存器135可纳入DRAM 100。
定序器115包含测试指令，定序器在内部或外部处理器或微处理器控制下把这些测试指令汇编到测试模式中。地址发生器120包括列地址计数器(位线)、行地址计数器(字线)以及DRAM块地址计数器，每个由测试总线155驱动，用于对测试周期计数。测试数据发生器125包括进数据发生器用于把测试模式的物理的0/1写入DRAM 100以及出数据(预期值)发生器用于在读周期产生由比较器140使用的物理的0/1。控制器130在测试总线155指示下将适于特定的测试模式和应用的测试周期的控制信号选通到DRAM 100。比较器140将数据发生器125提供的预期值与在输出总线160上的观测值做比较。冗余分配逻辑145根据比较器140进行的比较，确定DRAM的哪些阵列元件已经失效。冗余分配逻辑确定特定的冗余字线或位线代替有失效单元的字线和位线。冗余分配寄存器150存储冗余分配逻辑的结果并允许扫描出扫描总线165上的结果至芯片上的焊盘或模块管脚。
控制器130还有向全部DRAM块105A至150N发送块允许信号170的功能，该信号允许从测试数据发生器125向全部DRAM块105A至105N同时(并行)写测试数据。
对于保持时间测试，在数据同时写入全部DRAM块105A至105N之后，测试暂停一段预先确定的时间量，然后顺序读出每个DRAM块105A至105N中的数据。换言之，在预先确定的暂停时间结束之后，块105A中的数据被读出到比较器140中，冗余分配逻辑145确定使用哪些替代字线/位线(如果存在的话)并把该信息传送给冗余分配寄存器150，在那里该信息被扫描出。下一个DRAM块105B被读出，过程续续到DRAM块105N已被读出而且关于替代字线/位线的信息(如果存在的话)被扫描出为止。这一事件顺序在图2中说明并在下文中描述。
图2显示根据本发明第一实施例测试嵌入式DRAM的写-暂停-读序列。在图2中，每行说明单个DRAM块的写、暂停和读序列。垂直方向是测试时间。如将指出的那些，全部DRAM块被同时写和同时暂停相同的预先确定的暂停时间。然而，由于读是顺序进行的，在前一个DRAM块的读完成之前其下一个DRAM块的读不会开始，所以在第一个DRAM块之后每个DRAM块的总暂停时间增加为读出前面所有DRAM块所需的时间。然而，因为暂停时间能是写和读的时间的例如1000倍的量级，所以这增加的暂停时间可以忽略。
以包含8个DRAM块的一个DRAM阵列为例，那里读和写的时间是80微秒，暂停时间是80,000微秒，总测试时间是80+80,000+(8×80)＝80720微秒(80.72毫秒)。如果按传统方式测试这同一个DRAM，则总测试时间会是8×(80+80,000+80)＝641,280微秒(641.28毫秒)。这样，本发明第一实施例只用了传统测试时间的12.6％，或者说大约快8倍。对于一个16块DRAM，本发明约快16倍。在本例中，对于8DRAM块的DRAM阵列，最长附加测试暂停时间是7×80或560微秒。这样，最长附加暂停时间只是预先确定的暂停时间的0.675％，如前所述，这是可以忽略的。
图3是嵌入式DRAM存储器和根据本发明第二实施例的测试系统的示意方框图。在图3中，嵌入式DRAM 100与一个内置自测试(BIST)系统210耦合。测试系统210由定序器215、地址发生器220、测试数据发生器225、控制器230、多路转换器235、比较器240、冗余分配逻辑245以及冗余分配寄存器250，它们全与测试总线255耦合。另一种作法是，寄存器235可纳入DRAM 100。DRAM 100还通过输出总线260与比较器240耦合。
定序器215、地址发生器220、测试数据发生器225、控制器230、多路转换器235、比较器240、冗余分配逻辑245、冗余分配寄存器250、测试总线255、输出总线260以及扫描总线265与图1中的定序器115、地址发生器120、测试数据发生器125、控制器130、多路转换器135、比较器140、冗余分配逻辑145、冗余分配寄存器150、测试总线155、输出总线160以及扫描总线165分别相似且实现与它们相似的功能，其差别是(1)控制器230不向全部DRAM块105A至105A发送块允许信号。(2)冗余分配寄存器250没有直接“扫描出”功能。
测试系统210进一步包括一个冗余分配存储装置275，它通过传输总线270与冗余分配寄存器250耦合。冗余分配存储寄存器275存储由冗余分配寄存器250产生的替换信息。冗余分配存储寄存器275示于图4并在下文中描述。
定序器215还产生同步信号280，由冗余分配逻辑245、冗余分配寄存器250以及冗余分配存储装置275使用，如图5、6中所示并在下文中描述。
对于保持时间测试，在数据顺序写入每个DRAM块105A至105N之后，每个DRAM块的测试暂停一段预先确定的时间量，然后顺序读出每个DRAM块105A至105N中的数据。然而，前一个DRAM块刚被写入，其下一个DRAM块便被写入，而且任何DRAM块的暂停时间刚一结束，那个DRAM块上的数据便被读出。所以，每个DRAM块的暂停时间是重叠的。这一事件序列由定序器270通过测试总线255和同步信号280控制。换言之，当数据刚被写入DRAM块105A并开始它的暂停，则数据接下来便被写入DRAM块105B并开始它的暂停，如此下去直至DRAM块105N被写入为止。在DRAM块105A的预先确定的暂停时间结束后，DRAM块105A中的数据被读出到比较器240中。在DRAM块105B的预先确定的暂停时间结束后，在DRAM块105B中的数据被读出到比较器240中。这一序列继续到DRAM块105N中的数据被读到比较器240中为止。这一事件序列示于图8并在下文中讨论。
因为冗余分配寄存器250只够保持单个DRAM块的冗余分配数据，所以每块的数据在其下一DRAM块被读出时被传送到冗余分配存储装置275。当测试完成时，全部DRAM块105A至105N的冗余分配信息被从冗余分配寄存器275中扫描出来。
在详细讨论冗余分配寄存器275和控制信号280之前，转到图8更详细地考察写-暂停-读序列是有用的。图8显示根据本发明第二实施例测试嵌入式DRAM的写-暂停-读序列。在图8中，每行说明单个DRAM块的读、暂停和读序列，垂直方向是测试时间。如将指出的那样，全部DRAM块被顺序写，而在写之后全都立即暂停相同的预先确定的暂停时间。每个单个DRAM块的读是在暂停时间结束后立即开始。
以包含8个DRAM块的一个DRAM阵列为例，那里读和写的时间是80微秒，暂停时间是80,000微秒，总测试时间是(8×80)+80,000+80＝80720微秒(80.72毫秒)，与本发明第一实施例的例子相同(见图2)。因为暂停时间重叠，如果块数特别多的话，则有可能“用光”暂停时间。在本例中，当DRAM块数超过999时便会发生那种情况。在这种情况中，对于超过999之后每个再增加的DRAM块，测试时间的增量将为80微秒。
图4是根据图3的冗余分配存储装置进行存储的示意方框图。在图4中，包含行冗余分配逻辑285和位线分配逻辑290的冗余分配寄存器245通过测试总线255与冗余分配存储装置275耦合。
冗余分配存储寄存器包括接口寄存器300，与多个存储寄存器305A、305B、305C至305N耦合。对于每个DRAM块，105A至105N(见图3)有相应的存储寄存器305A至305N。在每个对DRAM块的读之后，那个特定DRAM块的被写入冗余分配寄存器的冗余分配信息(如前文描述的那样)与接口移位寄存器300的当前内容进行交换。这一操作示于图7并在下文中描述。
在内容交换之后，接口寄存器300保持最后一次读(最后完成的测试)DRAM块的分配信息。然后，接口移位寄存器300的内容被写入存储寄存器305A至305N之一。该读、写序列通过同步信号280由输入多路转换器310A、310B、310C至310N以及输出多路转换器315A、315B、315C至315N进行选通。对于每个存储寄存器305A至305N，有相应的输入多路转换器310A至310N以及相应的输出多路转换器315A至315N。同步信号280还加到每个存储寄存器305A至305N的时钟线，如图5中所示并在下文中描述。
冗余分配存储装置275的操作周期性地发生。当第一周期开始时，在冗余分配寄存器250中含有DRAM块105A(见图3)的冗余分配信息，该分配信息与接口移位寄存器300的内容(为“空”或包含先前测试的数据)交换。于是存储寄存器305N的内容被移到接口移位寄存器300，而接口移位寄存器的内容被移到存储寄存器305A中。
当第二周期开始时，现在在冗余分配寄存器250中含有DRAM块105B(见图3)的冗余分配信息，该分配信息与接口移位寄存器300的内容交换。于是存储寄存器305A的内容被移到接口移位寄存器300，而接口移位寄存器的内容被移到存储寄存器305B中。
当第三周期开始时，现在在冗余分配寄存器250中含有DRAM块105C(见图3)的冗余分配信息，该分配信息与接口位移寄存器300的内容交换。于是存储寄存器305B的内容被移位到接口移位寄存器300，而接口移位寄存器的内容被移到存储寄存器305C中。
第四周期到倒数第二个周期与前面的周期相似。
当最后一个周期开始时，现在在冗余分配寄存器250中含有DRAM块105N(见图3)的冗余分配信息，该分配信息与接口移位寄存器300的内容交换。于是倒数第二个存储寄存器305N-1(见图3)的内容被移位到接口移位寄存器300中，而接口移位寄存器的内容被移位到存储寄存器305N中。在这最后一个周期之后，全部存储寄存器305A至305N的内容被顺序地在扫描总线265上扫描出。
图5是示意方框图，显示根据图4的冗余分配存储装置的存储的时钟信号。图中只显示了存储寄存器305A。在图5中，一个特定的控制信号280A(对应于存储寄存器305A)被口到输入多路转换器310A、输出多路转换器315A以及AND(与)门320和325的第一输入端。对于存储寄存器305B至305N，将施加特定控制信号280B至280N。第一时钟信号CLK1被加到AND门320的第二输入端，第二时钟信号CLK2被加到AND门325的第二输入端。AND门320的输出端与AND门330的第一输入端耦合，一个电平敏感扫描设计(LSSD)A CLK信号被加到AND门330的第二输入端。AND门325的输出端与AND门335的第一输入端耦合，一个LSSD B CLK信号被加到AND门335的第二输入端。CLK1、CLK2、LSSDA CLK以及LSSD B CLK是全局信号，提供给所有存储寄存器。LSSD ACLK和LSSD B CLK还用于扫描入和扫描出操作。AND门330和335的输出端与存储寄存器305A耦合，以控制存储寄存器位的串行移位。
图6是图5电路的时钟信号的时序图。如图6中所见，只有当CLK2断时CLK1才通，反之亦然。当LSSD A CLK或LSSB B CLK为高电平或控制信号280A为低电平时，CLK1和CLK2都不处于有效状态。
图7是图4的冗余分配寄存器和串行接口寄存器之间互连的示意图。在图7中，冗余分配寄存器250包含多个锁存器340，每个锁存器340有两个时钟输入CA和CB。接口移位寄存器300包含多个锁存器345，每个锁存器345有两个时钟输入CA和CB。CA时钟为向锁存器340和345的第一半(上方的矩形)输入数据定时，而CB时钟为从每个锁存器的第一半向每个锁存器的第二半(下方的矩阵)以及向输出端Q传送数据定时。锁存器340的个数与锁存器345的个数相同。
锁存器340的所有CA输入端都与第三时钟信号CLK3耦合。锁存器340的所有CB输入端都与第四时钟信号CLK4耦合。锁存器345的所有CA输入端都与第五时钟信号CLK5耦合。锁存器345的所有CB输入端都与第六时钟信号CLK6耦合。每个锁存器340的输出端Q与每个锁存器345的相应输入端D耦合。每个锁存器345的输出端Q与每个锁存器340的相应输入端D耦合。为使图形简化，在图7中没有画出当冗余分配寄存器250和接口移位寄存器300处于移位寄存器方式时对它们进行写操作所使用的数据线。
当冗余分配寄存器250和接口移位寄存器300之间进行数据交换时，在所有锁存器中的数据在相应锁存器之间同时被传送。这种传送按下述序列进行(1)冗余分配信息被传送到锁存器340中(CLK3、CLK4、CLK5、CLK6全为低电平)。(2)当CLK5为高电平时，数据从锁存器345的第一半传送到锁存器345的第二半。(3)当CLK3为高电平时，数据从锁存器345的第二半传送到锁存器340的第一半。(4)当CLK4和CLK6为高电平时，数据从锁存器340的第一半传送到锁存器340的第二半而且数据从锁存器345的第二半传送到锁存器340的第一半。(6)冗余分配寄存器250被调整为接收下一个要测试的DRAM块的冗余分配数据(CLK3、CLK4、CLK5、CLK6全为低电平)。
图9是本发明第二实施例的物理实现的示意图。在图9中，嵌入式DRAM宏(macro)400包括DRAM 100、BIST 110以及多个熔丝锁存器405A、405B、405C至405N。在DRAM 100中每个DRAM的块105A至105N各有一个熔丝锁存器405A至405N。每个DRAM块105A至105N包括一个熔丝块和一个冗余的字线和位线阵列(未画出)。在本发明的一个实现中，存储寄存器305A至305N(见图4)是熔丝锁存器405A至405N。在测试过程中，熔丝锁存器405A至405N用于存储冗余分配信息，该信息在被扫描出之后将被扫描回去以断掉熔丝块，以从冗余阵列中选出的字线和位线代替失效的字线和位线。这一实现节省eDRAM宏400的“不动产”，而且存储寄存器随eDRAM宏的伸缩而自动地伸缩，节省了设计时间。
上文给出本发明实施例的描述供理解本发明之用。应该理解，本发明不限于这里描述的特定实施例，而是如本领域技术人员将清楚看到的那样，本发明能有各种修改、重组和替换而不脱离本发明的范围。例如，本发明是用BIST说明的，但容易适应于传统的测试方法。所以，下列权利要求要覆盖所有这些修改和改变，作为落入本发明的真正精神和范围之中。
权利要求
1.一种测试DRAM的方法，该DRAM包含多个DRAM块，该方法包含在一个基于处理器的内置自测试系统中产生一个测试数据模式；对每个DRAM块，将所述测试数据模式写入所述DRAM块，暂停一段预先确定的时间并从所述DRAM块中读出结果数据模式；其中对每个DRAM块，将所述测试模式写入所述DRAM块是在所述暂停一段预先确定的时间之前进行的，从所述DRAM块中读出所述结果数据模式是在所述暂停一段预先确定的时间之后进行的；而且其中两个或更多个所述DRAM块的所述预先确定的暂停时间段至少有一部分在时间上是重叠的。
2.权利要求1的方法，其中将所述测试模式写入所述DRAM的步骤对所述DRAM的所有DRAM块是同时进行的。
3.权利要求1的方法，其中将所述测试模式写入所述DRAM块的步骤是对所述多个DRAM块从第一个DRAM块到最后一个DRAM块顺序进行的，对所述多个DRAM块中前一个DRAM块的写是在对所述多个DRAM块中的随后一个DRAM块写之前完成的。
4.权利要求1的方法，其中暂停所述预先确定的时间段的步骤是对所述DRAM的所有DRAM块同时进行的。
5.权利要求1的方法，其中所述DRAM的至少一个DRAM块的所述暂停的预先确定时间段的至少一部分与把所述测试模式写入所述DRAM的至少一个其他DRAM的步骤在时间上重叠。
6.权利要求1的方法，其中从所述DRAM块读出所述结果模式的步骤是从所述多个DRAM块的第一个DRAM块到最后一个DRAM块顺序进行的，读所述多个DRAM块中的任何前一个DRAM块都是在读所述多个DRAM块中随后一个DRAM块之前完成的。
7.权利要求1的方法，进一步包含对每个DRAM块，根据所述结果数据模式确定冗余分配信息；以及将每个所述DRAM的冗余分配信息存储到单独的寄存器中，对所述多个DRAM中的前一个DRAM块的任何前一个冗余分配信息的存储是在对所述多个DRAM中随后一个DRAM的随后一个冗余分配信息存储之前完成的。
8.权利要求7的方法，其中所述寄存器的个数等于所述DRAM块的个数。
9.权利要求7的方法，其中所述寄存器串行耦合，并进一步包括顺序扫描出每个寄存器。
10.权利要求7的方法，进一步包括将基于所述冗余分配信息的熔丝断掉信息写回到所述寄存器中。
11.一种用于测试嵌入式DRAM的基于处理器的内置自测试系统，所述嵌入式DRAM包括多个DRAM块，每个DRAM块包含多个字线和位线，该测试系统包含产生测试数据模式的装置；同时将所述测试数据模式写入每个DRAM块的装置；在从所述测试数据写入每个所述DRAM块起已经经过预先确定的时间段之后从每个所述DRAM块读出结果数据模式的装置，所述读出是从所述多个DRAM块的第一个DRAM块到最后一个DRAM块顺序发生的，对所述多个DRAM块中任何前一个DRAM块的读是在所述多个DRAM块中的随后一个DRAM块的读之前完成的；把对每个所述DRAM块扫描出的数据存储到一个寄存器上的装置，所述扫描出的数据包含每个所述DRAM块的所述结果数据模式或根据所述结果数据模式得到的信息；以及扫描出所述扫描出数据的装置，对所述多个DRAM块中的前一个DRAM块的任何先前扫描出数据的扫描出都是在所述多个DRAM中的随后一个DRAM块的扫描出数据的扫描入之前完成的。
12.权利要求11的测试系统，进一步包括将所述结果数据模式与所述测试数据模式进行比较并根据所述结果数据模式与所述测试数据模式之间的比较结果建立冗余分配信息的装置；而且其中所述扫描出数据包含所述冗余分配信息。
13.一种用于测试嵌入式DRAM的基于处理器的内置自测试系统，所述嵌入式DRAM包括多个DRAM块，每个DRAM块包含多个字线和位线，该测试系统包含产生测试数据模式的装置；从所述多个DRAM块的第一个DRAM块到最后一个DRAM块将所述测试数据模式顺序写入每个DRAM块的装置，对所述多个DRAM块中的前一个DRAM块的写是在对随后一个DRAM块的写之前完成的；在从所述测试数据写入每个所述DRAM块起已经经过预先确定的时间段之后从每个所述DRAM块读出结果数据模式的装置，所述读出是从所述多个DRAM块的第一个DRAM块到最后一个DRAM块顺序发生的，对所述多个DRAM块中任何前一个DRAM块的读是在所述多个DRAM块中的随后一个DRAM块的读之前完成的；把对每个所述DRAM块扫描出的数据存储到多个存储寄存器中的不同存储寄存器上的装置，所述扫描出的数据包含每个所述DRAM块的所述结果数据模式或根据所述结果数据模式得到的信息，对所述多个DRAM块中的前一个DRAM块扫描出数据的存储是在对所述多个DRAM块中随后一个DRAM块扫描出数据进行存储之前完成的。
14.权利要求13的系统，进一步包括从所述多个存储寄存器顺序扫描出所述扫描出数据的装置，对所述多个存储寄存器中前一个存储寄存器的任何扫描出数据进行的扫描出都是在对所述多个存储寄存器中的随后一个存储寄存器的扫描出数据进行扫描出之前完成的。
15.权利要求13的测试系统，其中所述存储寄存器的个数等于所述DRAM块的个数。
16.权利要求13的系统，进一步包含将所述结果数据模式与所述测试数据模式进行比较并根据所述结果数据模式与所述测试数据模式之间的比较结果建立冗余分配信息的装置；而且其中所述扫描出数据包含所述冗余分配信息。
17.权利要求16的测试系统，将基于所述冗余分配信息的熔丝断掉信息写回到所述多个存储寄存器中的装置。
18.权利要求16的测试系统，它进一步包括与冗余分配存储装置耦合的冗余分配寄存器，所述冗余分配存储装置包括与所述多个存储寄存器的每个所述存储寄存器耦合的接口移位寄存器。
19.权利要求18的测试系统，其中在所述冗余分配寄存器内的各锁存器的状态与所述接口移位寄存器内各锁存器的状态同时进行交换。
20.权利要求18的测试系统，其中所述接口寄存器的内容被写入所述多个存储寄存器中的前一个存储寄存器与所述多个存储寄存器中的随后一个存储寄存器的内容被写入所述接口寄存器是同时进行的。
全文摘要
一种测试DRAM的方法和系统，该DRAM包含多个DRAM块。该方法包含在一个基于处理器的内置自测试系统中产生一个测试数据模式；对每个DRAM块，将该测试数据模式写入该DRAM块，暂停一段预先确定的时间并从该DRAM块中读出结果数据模式；其中对于每个DRAM块，将测试模式写入DRAM块是在暂停一段预先确定的时间之前进行的，而从DRAM块中读出结果数据模式是在暂停一段预先确定的时间之后进行的；而且其中两个或更多个DRAM块的预先确定的暂停时间段至少有一部分在时间上是重叠的。
文档编号G11C29/26GK1499533SQ20031010345
公开日2004年5月26日 申请日期2003年11月3日 优先权日2002年11月11日
发明者L·S·查德威克, W·R·科尔宾, J·H·德雷拜尔贝斯, B·R·凯斯勒, E·A·纳尔逊, T·E·奥布雷姆斯基, 齐藤俊晴, D·L·威特尔, L S 查德威克, 凯斯勒, 奥布雷姆斯基, 威特尔, 德雷拜尔贝斯, 晴, 科尔宾, 纳尔逊 申请人:国际商业机器公司