专利名称：非易失性存储器件的页面缓冲器及其编程和读取方法
技术领域：
本发明涉及一种半导体存储器件及其编程和读取方法，尤其涉及一种非易失性存储器件的页面缓冲器(page buffer)及其编程和读取方法。
背景技术：
半导体存储器件可被分为供电停止时存储的信息被擦除的易失性存储器件和即使供电停止也保存信息的非易失性存储器件。非易失性存储器件可包括EPROM(可擦除可编程只读存储器)、EEPROM(电可擦除可编程只读存储器)、闪存器件等。
在闪存器件中，存储数据的存储单元包括单元晶体管。每个单元晶体管具有控制门和浮动门。闪存器件使用穿过绝缘膜的隧道现象来存储信息。
根据单元的结构，闪存器件可被分类为NOR型闪存器件和NAND型闪存器件。NOR型闪存器件经常被用来以非顺序方式高速读取小量信息，然而NAND型闪存器件经常被用来以顺序方式读取信息。NAND型闪存器件使用页面缓冲器来编程或存储数据。
图1是现有技术中的单元阵列区和页面缓冲器的示意布局图。在图1中，A′和B′分别为“A”与“B”部分的放大图，且标记10代表单元阵列区。
如图1所示，传统页面缓冲器具有其中考虑页面缓冲器的布局而堆栈四个页面缓冲器的结构。然而由于此原因，用于同一存储单元阵列的偶数页面缓冲器由于布局上的差异而具有不同的形状。因此，在读取操作期间，为页面缓冲器的读出节点的SO节点被浮动，并且SO节点被外部影响的程度变得不同，使得四个页面缓冲器具有不同的读出差异。因此，存在测试中发生错误的问题。即，在读取操作期间，读出节点被浮动。因此，存在读出节点在检测数据时没有检测到正确值，且因此由于与相邻读出节点的耦合电容而产生故障的问题。此外，随着半导体技术的发展，页面缓冲器的布局变得困难，并因此使用几级的页面缓冲器。因此，由于读出节点间的耦合电容的故障更多的成为问题。
发明内容
本发明的一个目的是，提供一种非易失性存储器件的页面缓冲器，其中可以防止读出节点间的耦合电容。
本发明另一个目的是，提供一种编程非易失性存储器件的方法。
本发明再一个目的是，提供一种读取非易失性存储器件的方法。
根据本发明的优选实施例，提供一种非易失性存储器件的页面缓冲器，包括用于存储数据的第一锁存单元；一个或多个用于存储数据的第二锁存单元；连接在第一锁存单元和第二锁存单元之间的传输单元，用于将存储在第一锁存单元中的数据传输到第二锁存单元；路径选择单元，用于在读取操作中，从位线读出数据并将读出的数据存储在第一锁存单元中，并在编程操作中，将数据从第一和第二锁存单元传输到位线；读出单元，用于允许路径选择单元读出数据，或允许从位线接收的数据存储在第一锁存单元中；以及数据I/O单元，用于将数据从数据线传输到第一和第二锁存单元，或将存储在第一和第二锁存单元中的数据传输到数据线。
此外，根据本发明，提供一种编程非易失性存储器件的方法，包括下列步骤将数据存储到第一锁存单元中；顺序将数据存储到多个第二锁存单元中，第二锁存单元的数目比将被读取或编程的多个位线对的数目少一个；以及选择将被编程的存储单元，并根据程序控制信号，将存储在第一锁存单元和第二锁存单元中的数据编程到选择的存储单元中。
此外，根据本发明，提供一种读取非易失性存储器件的方法，包括下列步骤读出选择的存储单元的数据并将读出的数据存储在第一锁存单元中，其中，该非易失性存储器件包括用于读出数据并存储读出的数据的第一锁存单元和多个第二锁存单元，第二锁存单元的数目比将被读取或编程的多个位线对的数目少一个；通过传输单元将存储在第一锁存单元中的数据存储到第二锁存单元中；如果数据被从第一锁存单元传输到第二锁存单元，则断开所述传输单元以电分离第一锁存单元和第二锁存单元；通过重复执行下列步骤将数据存储到所有多个第二锁存单元中将一新数据存储在第一锁存单元中，通过传输单元将存储在第一锁存单元中的新数据存储在其它第二锁存单元中，如果新数据被从第一锁存单元传输到其它第二锁存单元，则断开传输单元以电分离第一锁存单元和其它第二锁存单元；在第一锁存单元中存储另一新数据；以及通过数据I/O单元将存储在第一锁存单元和第二锁存单元中的数据顺序输出到数据线。
图1为现有技术中的单元阵列区和页面缓冲器的示意布局图；图2为一等效电路图，示出了NAND型闪存器件的一些单元阵列区；图3为根据本发明的优选实施例的单元阵列区和页面缓冲器的示意布局图；以及图4为根据本发明的优选实施例的页面缓冲器的电路图。
具体实施例方式
以下，将参考附图详述本发明的优选实施例。由于提供优选实施例用于本领域技术人员能够理解本发明，可以用各种方式做出修改，本发明的范围不限于后面描述的优选实施例。相同标记用来标识相同或相似的部件。
图2为一等效电路图，示出了NAND型闪存器件的一些单元阵列区。
参考图2，NAND型闪存的单元阵列区包括多个串S1、S2、S3和S4。16或32个单元连接至1个串。每个串S1、S2、S3和S4包括一个漏极选择晶体管DST、多个单元晶体管C1到Cn和一个源极选择晶体管SST。漏极选择晶体管DST的漏极区连接至位线Ble和Blo，且源极选择晶体管SST的源极区连接至公共源极线CSL。单元晶体管C1到Cn的栅极端连接至字线WL1到WLn。漏极选择晶体管DST的栅极端连接至漏极选择线DSL，以及源极选择晶体管SST的栅极端连接至源极选择线SSL。位线Ble和Blo连接到位线选择电路(见图4的“100”)，其在编程和读取操作中选择位线Ble和Blo之一，将选择的位线连接至第一读出节点SO1并使未选择的位线浮动。页面缓冲器(见图4的“170’)连接至位线选择电路。
图3为根据本发明的优选实施例的单元阵列区和页面缓冲器的示意布局图。图4为根据本发明的优选实施例的页面缓冲器的电路图。在图3中，C’和D′是C和D部分的放大图，且标记CA表示单元阵列区。
参考图3和图4，页面缓冲器170能够执行各种功能。如果将从选择的页面的存储单元读取数据，则页面缓冲器170首先读出选择的页面的数据然后锁存读出的数据。这被称为一个“读出操作”。另外，如果将从选择的页面的存储单元编程数据，页面缓冲器170暂时存储从外部接收的程序数据。这被称为一个“数据加载操作”。如果执行了用于验证被编程/擦除的单元是否具有目标门限电压(或编程/擦除的单元被充分编程/擦除)的验证操作，页面缓冲器170读出所选页面的存储单元的数据位，并以与读出操作相同的方式锁存读出的数据位。
页面缓冲器170包括用于存储数据的第一锁存单元120；一个或多个用于存储数据的第二锁存单元130；分别连接在第一锁存单元120和第二锁存单元130之间的传输单元140，用于将存储在第一锁存单元120中的数据传输到第二锁存单元130；连接至位线(位线选择电路)的路径选择单元110，其中，在读取操作中，路径选择单元110从位线Ble和Blo读出数据，并将读出的数据存储在第一锁存单元120中，在编程操作中，将数据从第一和第二锁存单元120、130传输到位线Ble和Blo；读出单元150，其允许路径选择单元110读出数据，或允许从位线Ble和Blo接收的数据被存储在第一锁存单元120中；以及数据I/O单元160，用于将数据从数据线I/O传输到第一和第二锁存单元120和130，或将存储在第一和第二锁存器120和130中的数据传输到数据线I/O。
页面缓冲器170进一步包括第一锁存单元120和一个或多个第二锁存单元130，用于存储数据。第一锁存单元120包括由反相器INV1、INV2组成的第一锁存器LAT1以及第一和第二锁存器节点Q1、/Q1。第一锁存单元120还包括连接在第一锁存器节点Q1与地电压端(Vss)之间的第七NMOS晶体管N7，其是用于初始化第一锁存器节点Q1的下拉晶体管。第二锁存单元130包括第二至第四锁存器LAT2、LAT3和LAT4。第二锁存器LAT2包括反相器INV3、INV4以及第一和第二锁存器节点Q2、/Q2。第三锁存器LAT3包括反相器INV5、INV6以及第一和第二锁存器节点Q3、/Q3。第四锁存器LAT4包括反相器INV7、INV8以及第一和第二锁存器节点Q4、/Q4。此时，第二锁存单元130的数目可以比要被读取或编程的多个位线对Ble和Blo的数目少一个。在此实施例中，示出了三个锁存器LAT2、LAT3、LAT4。
每个传输单元140连接在第一锁存单元120和第二锁存单元130之间，其将存储在第一锁存单元120中的数据传输到第二锁存单元130。传输单元140分别包括NMOS晶体管N8、N9、N10，分别由传输控制信号T2、T1、T0控制。此时，当将存储在第一锁存单元120中的数据传输到第二锁存单元130时，传输控制信号T2、T1和T0控制NMOS晶体管N8、N9、N10导通，当数据被存储在第二锁存单元130中时，传输控制信号T2、T1和T0控制NMOS晶体管N8、N9、N10断开。具体地，第八NMOS晶体管N8连接在第一锁存器LAT1和第二锁存器LAT2之间。该第八NMOS晶体管N8由传输控制信号T2控制。第九NMOS晶体管N9连接在第一锁存器LAT1和第三锁存器LAT3之间。该第九NMOS晶体管N9由传输控制信号T1控制。第十NMOS晶体管N10连接在第一锁存器LAT1和第四锁存器LAT4之间。该第十NMOS晶体管N10由传输控制信号T0控制。
路径选择单元110包括连接至位线对的多个第一读出节点SO1；用于读出数据的第二读出节点SO2；分别连接在第一读出节点SO1和第二读出节点SO2之间的第一开关N3，其中该第一开关控制读取操作；以及连接在第一锁存单元120和第一读出节点SO1之间以及第二锁存单元130和第一读出节点SO1之间的第二开关N4，其中该第二开关控制编程操作。具体地，每个第三NMOS晶体管N3连接在位线选择电路100和第二读出节点SO2之间。第三NMOS晶体管N3由读取控制信号READ控制。第四NMOS晶体管N4由编程控制信号PGM来导通和断开，且第四NMOS晶体管N4分别连接在第一读出节点SO1和锁存器LAT1、LAT2、LAT3和LAT4的第一锁存器节点Q1、Q2、Q3和Q4之间。此时，第一读出节点SO1的数目与将被读取或编程的多个位线对Ble和Blo的数目相同。在此实施例中，第一读出节点SO1的数目为4。
每个位线选择电路100连接到位线对Ble和Blo。第一NMOS晶体管N1连接在位线Ble和第一读出节点SO1之间。第一NMOS晶体管N1由控制信号BSLe控制。第二NMON晶体管N2连接在位线Blo和第一读出节点SO1之间。第二NMOS晶体管N2由控制信号BSLo控制。第一和第二NMOS晶体管N1、N2用于在编程/读取操作时，选择位线Ble和Blo之一，将选择的位线连接到第一读出节点SO1并使未被选择的位线浮动。
读出单元150包括上拉晶体管P和下拉晶体管N5、N6，上拉晶体管P连接在电源电压端(Vcc)和第二读出节点SO2之间并由控制信号PRECHb控制，用于将第二读出节点SO2预充电至电源电压值(Vcc)，下拉晶体管N5、N6串联在第一锁存单元120和地电压端(Vss)之间，并分别由第二读出节点SO2的电压值和锁存器控制信号LATCH控制。具体地，PMOS晶体管P连接在电源电压端(Vcc)和第二读出节点SO2之间。PMOS晶体管P由预充电控制信号PRECHb控制。第五和第六NMOS晶体管N5、N6串联在第一锁存器LAT1的第二锁存器节点/Q1和地电压端(Vss)之间。第五和第六NMOS晶体管N5、N6分别由第二读出节点SO2的电压值和控制信号LATCH控制。
以相应方式，数据I/O单元160包括晶体管N11、N12、N13和N14，分别连接在数据线I/O和第一锁存单元120之间以及数据线I/O和第二锁存单元130之间。NMOS晶体管N11、N12、N13和N14由I/O控制信号YA3、YA2、YA1和YA0控制，用于控制从数据线I/O接收的数据传输到第一和第二锁存单元120、130，或是存储在第一和第二锁存单元120、130中的数据传输到数据线I/O。这些控制信号YA3、YA2、YA1和YA0基于行地址信息而产生。具体地，第11到第14NMOS晶体管N11、N12、N13和N14连接在锁存器LAT1、LAT2、LAT3和LAT4的第一锁存器节点Q1、Q2、Q3和Q4和数据线I/O之间。第11到第14NMOS晶体管N11、N12、N13和N14由控制信号YA3、YA2、YA1和YA0导通或断开。
现在将描述编程操作。
来自数据线I/O的数据被加载到各个锁存器120和130。根据编程信号PGM，被加载的数据通过连接至位线Ble和Blo的第四NMOS晶体管N4被编程到存储单元中。此时，锁存单元120、130以字节(相当于8位)为单位加载数据。
现在将详细描述编程操作。数据I/O单元160的第11NMOS晶体管N11被导通，将被编程的数据从数据线I/O加载至第一锁存器LAT1的第一锁存器节点Q1。如果数据被存储在第一锁存器LAT1的第一锁存器节点Q1中，则断开第11NMOS晶体管N11。然后导通数据I/O单元160的第12NMOS晶体管N12，将被编程的数据从数据线I/O加载至第二锁存器LAT2的第一锁存器节点Q2。如果数据被存储在第二锁存器LAT2的第一锁存器节点Q2中，则断开第12NMOS晶体管N12。接着导通数据I/O单元160的第13NMOS晶体管N13，将被编程的数据从数据线I/O加载至第三锁存器LAT3的第一锁存器节点Q3。如果数据被存储在第三锁存器LAT3的第一锁存器节点Q3中，则断开第13NMOS晶体管N13。之后，导通数据I/O单元160的第14NMOS晶体管N14，将被编程的数据从数据线I/O加载至第四锁存器LAT4的第一锁存器节点Q4。如果数据被存储在第四锁存器LAT4的第一锁存器节点Q4中，则断开第14NMOS晶体管N14。这样，将被编程的数据顺序存储在第一至第四锁存器LAT1至LAT4中。根据编程控制信号PGM，存储在第一至第四锁存器LAT1至LAT4中的数据经由第四NMOS晶体管N4被编程到存储单元阵列的一页中。
下面将描述读取操作。
在读取操作或程序验证操作中，存储在选择页面的存储单元中的数据经由第一锁存单元120被读出。为了执行程序验证操作，首先放电位线Ble和Blo以及第二读出节点SO2。之后，用给定电压充电选择的位线(如Ble)然后被浮动。
为了执行读取操作，初始化第一锁存单元120的第一锁存器节点Q1。为了通过第一锁存器节点Q1的初始化使第一锁存器节点Q1取逻辑低电平″0″，将控制信号SET从低电平移至高电平，使得第7NMOS晶体管N7导通。在第一锁存器节点Q1初始化之后，控制信号SET保持低电平。
之后，第二读出节点SO2被预充电。为此，当控制信号PRECHb从高电平移至低电平时，第二读出节点SO2变成电源电压值(Vcc)。当第二读出节点SO2变成电源电压值(Vcc)时，第五NMOS晶体管N5被导通，第二锁存器节点/Q1保持逻辑高电平“1”，以及第一锁存器节点Q1保持逻辑低电平“0”。此时，控制信号LATCH为低电平(LOW)，且第六NMOS晶体管N6被断开。
为了执行读取操作，如果控制信号LATCH变成高电平，则第六NMOS晶体管N6被导通，以及控制信号READ变成高电平，从而导通第三NMOS晶体管N3。
位线选择电路100选择一位线并读出被读出单元的数据。
如果选择的存储单元没有被编程，则提供给第二读出节点SO2的电流将经由选择的存储单元放电。这样会使第二读出节点SO2的电压下降低于第五NMOS晶体管N5的门限电压，因此第五NMOS晶体管N5被断开。尽管第六NMOS晶体管N6导通，第一锁存单元LAT1的状态保持不变。由于控制信号SET保持低电平，第七NMOS晶体管N7被导通，第一锁存器节点Q1具有逻辑低电平“0”的数据。
如果选择的单元被编程，则通过PMOS晶体管P提供的电流逐渐被充至第二读出节点SO2。这样使得第二读出节点SO2的电压升高超过第五NMOS晶体管N5的门限电压，因此第五NMOS晶体管N5被导通。如果第六NMOS晶体管N6被导通，则第二锁存器节点/Q1变成地电压值，第一锁存器节点Q1具有逻辑高电平“1”的数据。
如上所述，存储在第一锁存器LAT1中的第一数据通过传输晶体管N8被传输到第二锁存器LAT2。如果第一数据被从第一锁存器LAT1传输到第二锁存器LAT2，则断开传输晶体管N8以电分离第一锁存器LAT1和第二锁存器LAT2。
然后将一个新的第二数据存储在第一锁存器LAT1中。存储在第一锁存器LAT1中的第二数据通过传输晶体管N9被传输至第三锁存器LAT3。如果第二数据被从第一锁存器LAT1传输到第三锁存器LAT3，则断开传输晶体管N9以电分离第一锁存器LAT1和第三锁存器LAT3。
之后，将一个新的第三数据存储在第一锁存器LAT1中。存储在第一锁存器LAT1中的第三数据通过传输晶体管N10传输至第四锁存器LAT4。如果第三数据被从第一锁存器LAT1传输到第四锁存器LAT4，则断开传输晶体管N10以电分离第一锁存器LAT1和第四锁存器LAT4。
然后将一个新的第四数据存储在第一锁存器LAT1中。
如上所述，通过电分离第一锁存器LAT1和锁存器LAT2、LAT3和LAT4，可进行数据的传输和存储。
如上所述，存储在各个锁存器LAT1、LAT2、LAT3和LAT4中的所选单元的数据通过数据I/O单元160被顺序输出到数据线I/O。
本发明中，一个页面缓冲器可取代传统的四个页面缓冲器。同样，根据本发明，在适当布置路径选择单元110、第二锁存单元130、传输单元140和数据I/O单元160符合将被读取或编程的位线对的数目的情况下，一个页面缓冲器能够取代传统的四个或更多个页面缓冲器。
如上所述，根据本发明，通过使用数据锁存器来减少页面缓冲器的数目。由此可以防止由于读出节点的耦合电容而造成的故障现象。
另外，根据本发明，一个页面缓冲器可取代四个或更多个传统的页面缓冲器。因此，本发明优点在于，因为页面缓冲器的数目减少可以减小布局。
虽然本发明参考优选实施例做出说明，但本领域技术人员应当了解，在不背离本发明和所附权利要求书的精神和范围的情况下，可做出改变和修改。
权利要求
1.一种非易失性存储器件的页面缓冲器，包括用于存储数据的第一锁存单元；用于存储数据的一个或多个第二锁存单元；连接在所述第一锁存单元和第二锁存单元之间的传输单元，用于将存储在第一锁存单元中的数据传输到第二锁存单元；路径选择单元，在读取操作时从位线读出数据并将读出的数据存储在第一锁存单元中，在编程操作时将数据从第一和第二锁存单元传输到位线；读出单元，用于允许所述路径选择单元读出数据，或允许从位线接收的数据被存储在第一锁存单元中；以及数据线I/O单元，用于将数据从数据线传输到第一和第二锁存单元，或将存储在第一和第二锁存单元中的数据传输到数据线。
2.如权利要求1所述的页面缓冲器，其中，所述路径选择单元包括多个第一读出节点，每个连接至一位线对；用于读出数据的第二读出节点；第一开关，分别连接在多个第一读出节点和第二读出节点之间，用于控制读取操作；以及第二开关，连接在第一锁存单元和第一读出节点之间，以及连接在第二锁存单元和第一读出节点之间，从而控制编程操作。
3.如权利要求2所述的页面缓冲器，其中，所述第一开关包括根据读取控制信号而受控的NMOS晶体管。
4.如权利要求2所述的页面缓冲器，其中，所述第二开关包括根据编程控制信号而受控的NMOS晶体管。
5.如权利要求2所述的页面缓冲器，其中，第一读出节点的数目与将被读取或编程的多个位线对的数目相同。
6.如权利要求5所述的页面缓冲器，其中，所述第一读出节点数目为4。
7.如权利要求2所述的页面缓冲器，其中，所述读出单元包括上拉晶体管，连接在电源电压端和第二读出节点之间，根据用于将第二读出节点预充电到电源电压值的控制信号而受控；以及下拉晶体管，分别串联在第一锁存单元和地电压端之间，根据第二读出节点的电压值和锁存控制信号而受控。
8.如权利要求1所述的页面缓冲器，其中，所述第一锁存单元包括第一反相器；第二反相器，其输入被连接至第一锁存器节点，该第一锁存器节点是第一反相器的输出节点；以及下拉晶体管，连接在第一锁存器节点和地电压端之间，用于初始化所述第一锁存器节点。
9.如权利要求1所述的页面缓冲器，其中，所述第二锁存单元包括具有第一反相器和第二反相器的锁存器，第二反相器的输入连接到第一锁存器节点，该第一锁存器节点是第一反相器的输出节点；其中，所述第二反相器的输出成为第一反相器的输入。
10.如权利要求1所述的页面缓冲器，其中，所述第二锁存单元的数目比将被读取或编程的多个位线对的数目少一个。
11.如权利要求10所述的页面缓冲器，其中，所述第二锁存单元数目为4。
12.如权利要求1所述的页面缓冲器，其中，所述传输单元包括NMOS晶体管，根据传输控制信号，当向第二锁存单元传输存储在第一锁存单元中的数据时被导通，而当数据被存储在第二锁存单元中时被断开。
13.如权利要求1所述的页面缓冲器，其中，所述数据I/O单元包括以对应方式分别连接在数据线和第一锁存单元之间以及数据线和第二锁存单元之间的NMOS晶体管，其中，所述数据I/O单元将数据从数据线传输到第一和第二锁存单元，或是将存储在第一和第二锁存单元中的数据传输到数据线。
14.一种编程非易失性存储器件的方法，包括下列步骤在第一锁存单元中存储数据；在多个第二锁存单元中顺序存储数据，该第二锁存单元的数目比将被读取或编程的多个位线对的数目少一个；以及根据编程控制信号选择将被编程的存储单元，并将存储在第一锁存单元和第二锁存单元中的数据编程到选择的存储单元中。
15.如权利要求14所述的方法，其中，使用根据权利要求1至13的任一项的非易失性存储器件的页面缓冲器，来执行所述编程非易失性存储器件的方法。
16.一种读取非易失性存储器件的方法，包括下列步骤读出选择的存储单元的数据，并在第一锁存单元中存储读出的数据，其中，所述非易失性存储器件包括用于读出数据并存储读出的数据的所述第一锁存单元，以及多个第二锁存单元，其数目比将被读取或编程的多个位线对的数目少一个；通过传输单元将存储在所述第一锁存单元中的数据存储在所述第二锁存单元中；如果数据被从第一锁存单元传输到第二锁存单元，则断开所述传输单元，以电分离所述第一锁存单元和第二锁存单元；通过重复执行下列步骤而将所有数据存储在多个第二锁存单元中将一新数据存储在所述第一锁存单元中；通过传输单元将存储在第一锁存单元中的所述新数据存储在其它第二锁存单元中；以及如果所述新数据被从第一锁存单元传输至其它第二锁存单元，则断开所述传输单元以电分离所述第一锁存单元和其它第二锁存单元；将另一新数据存储在所述第一锁存单元中；以及通过所述数据I/O单元，将存储在所述第一锁存单元和第二锁存单元中的数据顺序输出到数据线。
17.如权利要求16所述的方法，其中，通过使用根据权利要求1至13中的任一项所述的非易失性存储器件的页面缓冲器来执行所述读取非易失性存储器件的方法。
全文摘要
一种非易失性存储器件的页面缓冲器及其编程和读取方法。该页面缓冲器包括存储数据的第一锁存单元；存储数据的一个或多个第二锁存单元；连接在第一和第二锁存单元之间的传输单元，将存储在第一锁存单元中的数据传输到第二锁存单元；路径选择单元，在读取操作中从位线读出数据并将读出的数据存储在第一锁存单元中，在编程操作中将数据从第一和第二锁存单元传输到位线；读出单元，允许路径选择单元读出数据，或从位线接收的数据存储在第一锁存单元中；数据I/O单元，将数据从数据线传输到第一和第二锁存单元或将存储在第一和第二锁存单元中的数据传输到数据线。通过使用数据锁存器减少了页面缓冲器的数目。可防止由于读出节点的耦合电容的故障现象。
文档编号G11C16/10GK1722304SQ20051000363
公开日2006年1月18日 申请日期2005年1月10日 优先权日2004年7月15日
发明者李硕珪 申请人:海力士半导体有限公司