专利名称：降低耦合噪声的半导体器件的制作方法
技术领域：
本发明涉及半导体器件，具体涉及用于降低耦合噪声的半导体器件。
背景技术：
最近在诸如蜂窝式电话、PDA(个人数字助理)、数字摄像机等的多媒体应用方面的发展越来越需要密度更高的存储器件。传统存储器包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和非易失性存储器(NVM)。非易失性存储器可以包括掩模型只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)和闪速存储器。非易失性存储器在断电的时候不会丢失数据，但一般不允许随机存取，并且慢于易失性存储器。
闪速存储器可以通过组合可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)形成。闪速存储器可以是NAND或NOR闪速存储器。在闪速存储器中，通过将不同电压施加给每个闪速存储单元，可以进行擦除和编程操作。
由于对高密存储器的更高要求，诸如闪速EEPROM之类的闪速存储器已经用在辅助存储器中或需要连续更新的系统编程应用中。闪速EEPROM还可以具有比传统EEPROM更高的集成度。
但是，由于页面缓冲器的读出线之间的耦合噪声，闪速存储器可能存在读出错误。为了降低耦合噪声和导致的读出错误，可以扩大读出节点之间的空间，或可以将信号线(例如，VDD或VSS线)插在读出线之间。这两种解决方案都存在需要增加存储器芯片尺寸和/或增加制造成本的缺点。
参照图1，诸如NAND型闪速存储器件之类的传统闪速存储器件可以包括用于存储数据的存储单元阵列10。存储单元阵列10可以包括与相应位线连接的数个单元串(可以称为NAND串)。每个单元串可以包括与相应位线连接的串选择晶体管、与公用源极线连接的地选择晶体管和串联在串选择晶体管和地选择晶体管之间的存储单元。
图1例示了4对位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)，但是，任意数量(通常多于4对)的位线都可以与存储单元阵列10连接。每个位线对可以与相应页面缓冲器PB0、PB1、PB2和PB3电连接。
页面缓冲器PB0、PB1、PB2和PB3的每一个可以起用于读取/核实操作的读出放大器的作用和起根据要为程序运行编程的数据驱动位线的驱动器的作用。页面缓冲器PB0、PB1、PB2和PB3可以相同，因此，页面缓冲器PB0、PB1、PB2和PB3的组元可以用同一标号表示，并且，只需要描述一个页面缓冲器(例如，PB0)的配置。
页面缓冲器PB0可以包括位线选择与偏置电路22、预充电电路24和读出与锁存电路26。位线选择与偏置电路22可以包括NMOS(N沟道金属氧化物半导体)晶体管HT0、HT1、HT2和HT3。NMOS晶体管HT0可以连接在电源线VIRPWR和位线BL0_E之间并受控制信号VBLe控制。NMOS晶体管HT1可以连接在电源线VIRPWR和位线BL0_O之间并受控制信号VBLo控制。NMOS晶体管HT2可以连接在位线BL0_E和读出节点SO0之间，而NMOS晶体管HT3可以连接在位线BL0_O和读出节点SO0之间。NMOS晶体管HT2和HT3可以分别受控制信号BLSLTe和BLSLTo控制。NMOS晶体管HT0-HT3的每一个可以是具有例如大约28V的击穿电压的高压晶体管。
预充电电路24可以包括PMOS晶体管LT0，PMOS晶体管LT0可以连接在电源电压和读出节点SO0(也可以称为读出线)之间和受控制信号PLOAD控制。
读出与锁存电路26可以包括NMOS晶体管LT1、LT2和LT3以及包括反相器INV0和INV1的锁存器LAT。NMOS晶体管LT2和LT3可以串联在锁存器LAT的锁存节点N2和地电压之间。NMOS晶体管LT2的栅极可以与读出节点SO0电连接，而NMOS晶体管LT3的栅极可以连接成接收控制信号PBLCH。NMOS晶体管LT1可以电连接在读出节点SO0和锁存器LAT的锁存节点N1之间和受控制信号LCHDRV控制。锁存节点N1可以用作页面缓冲器数据输入/输出节点PB_DIO0，它与列解码器60连接。NMOS晶体管LT0-LT3和构成反相器INV0和INV1的PMOS和NMOS晶体管的每一个可以是具有例如大约7V的击穿电压的低压晶体管。
如上所述，高压晶体管可以用在每个页面缓冲器PB0、PB1、PB2和PB3的位线选择与偏置电路22中。这可能是因为通过存储器阵列10的串选择晶体管的源极区可以使施加给存储单元阵列10的大容量(bulb)区的较高压(例如，大约20V)传递到位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)。由于这个原因，每个页面缓冲器PB0、PB1、PB2和PB3中的NMOS晶体管HT2和HT3可以由较高压晶体管组成，以防止较高压被传递到相应预充电电路24和读出与锁存电路26。
类似地，每个页面缓冲器PB0、PB1、PB2和PB3中的NMOS晶体管HT0和HT1可以由在擦除操作期间，可以抵抗较高压被传递到相应位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)的较高压晶体管组成。
可以将高压晶体管做成具有大约28V的击穿电压，而可以将低压晶体管做成在P型/N型势阱中具有大约7V的击穿电压。在下文中，将形成较高压晶体管的区域称为高压区(或高压电路区)，并将形成较低压晶体管的区域称为低压区(或低压电路区)。
在每个页面缓冲器PB0、PB1、PB2和PB3中，相应位线选择与偏置电路22的NMOS晶体管可以在高压区中形成，和相应预充电电路24和读出与锁存电路26的MOS晶体管可以在低压区中形成。
例如，参照图2a和图2b，图2a例示了描述图1的闪速存储器的读取操作的时序图，图2b例示了图1的页面缓冲器PB0、PB1、PB2和PB3的示范性布局，页面缓冲器PB0中位线选择与偏置电路22的组元(即，高压晶体管)可以位于高压区30中，页面缓冲器PB0中预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区32中。类似地，页面缓冲器PB1中位线选择与偏置电路22的组元(即，高压晶体管)也可以位于高压区34中，而页面缓冲器PB1中预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区36中。其它页面缓冲器例如PB2、PB3等的高压晶体管也可以位于相应高压区38、42等中，其它页面缓冲器的低压晶体管也可以位于相应低压区40、44等中。
如图2b所示，可以将高压区30、34、38和42集体安排得与位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更接近，和可以将低压区32、36、40和44集体安排得离位线(BL0_E，BL0_O)、(BL1_E，BL1_O)、(BL2_E，BL2_O)和(BL3_E，BL3_O)更远一些。这样安排的优点是能够减少高压区和低压区之间的势阱空间的重复。如果不使用像如图2所示的那一种那样的安排，必须重复高压区和低压区之间的势阱空间，从而增加了布局尺寸。
但是，当将图2b的页面缓冲器布局用于页面缓冲器PB0、PB1、PB2和PB3的读出节点时，读出线SO0、SO1、SO2和SO3可能从高压区30、34、38和42延伸到低压区32、36、40和44。这种布局可能引起在图2a中更清楚地得到例示的读出错误。
如上所述，图2a例示了像图1的器件那样的闪速存储器件的读取操作的时序图。如图所示，闪速存储器件的读取操作可以包括页面缓冲器复位区间T0、位线预充电区间T1、读出区间T2和锁存区间T3。下面更详细地描述每个区间。
在页面缓冲器复位区间T0中，可以将控制信号VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV和PLOAD设置成第一电平(例如，“高”电平)，和可以将地电压供应给电源线VIRPWR。这使位线BLi_E和BLi_O(i＝1-3)和锁存节点N1与电源线VIRPWR连接。位线BLi_E和BLi_O和锁存节点N1可以被设置成地电压。也就是说，位线BLi_E和BLi_O和锁存节点N1可以在页面缓冲器复位区间T0中得到复位。
假设选择位线对的偶数位线BLi_E和不选择它的奇数位线BLi_O，在位线预充电区间T1中，可以将控制信号VBLe、BLSLTo、LCHDRV和PLOAD设置成第二电平(例如，“低”电平)，而控制信号VBLo继续保持在第一电平(高)上。控制信号BLSLTe可以被设置成大约1.5V的电压。
在这些条件下，未选位线BLi_O可以通过相应位线选择与偏置电路22的NMOS晶体管HT1与电源线VIRPWR电连接。也就是说，未选位线BLi_O上的放电电压可以保持不变。
同时，随着页面缓冲器PB0-PB3的PMOS晶体管LT0导通，可以用电源电压对读出节点SO0-SO3充电。由于电压为大约1.5V的控制信号BLSLTe被施加给页面缓冲器PB0-PB3的NMOS晶体管HT2的栅极，用(1.5V-Vth)(Vth是NMOS晶体管的阈电压)对所选位线BLi_E预充电。例如，可以用约0.8V对所选位线BLi_E预充电。
在读出区间T2中，控制信号VBLe、VBLo、BLSLTo、LCHDRV和PLOAD可以保持在与在位线预充电区间T1中相同的状况下，而控制信号BLSLTe被设置成第二(低)电平。这样就关断了页面缓冲器PB0-PB3的NMOS晶体管HT2。在这种状态下，可以根据与所选位线BLi_E连接的存储单元的状态(“导通”状态或“关断”状态)保持或降低所选位线BLi_E上的预充电电压。如图2a所示，假设导通状态的存储单元与所选位线BL0_E、BL2_E和BL3_E连接，和关断状态的存储单元与所选位线BL1_E连接，因此，可以将所选位线BL0_E、BL2_E和BL3_E上的预充电电压降低成地电压，而可以保持所选位线BL1_E上的预充电电压。
随着控制信号PLOAD在锁存区间T3中被设置成第一(高)电平，可以关断页面缓冲器PB0-PB3的PMOS晶体管LT0，致使读出节点SO0、SO1、SO2和SO3被“浮置”。在这种状况下，大约1.0V的电压施加给控制信号BLSLTe。由于位线BL1_E上的预充电电压保持不变，页面缓冲器PB1的NMOS晶体管HT2被关断。这是因为页面缓冲器PB1中NMOS晶体管HT2的栅极-源极电压Vgs(Vgs＝1.0V-0.8V＝0.2V)低于阈电压(0.7V)。另一方面，由于位线BL0_E、BL2_E和BL3_E上的预充电电压通过导通状态的存储单元放电，其它页面缓冲器PB0、PB2和PB3的NMOS晶体管HT2导通。读出节点SO0、SO2和SO3上的电压可以从电源电压放电到地电压，而读出节点SO1上的电压保持不变。
这样就迫使与读出节点SO1连接的NMOS晶体管LT1导通，和迫使与读出节点SO0、SO2和SO3连接的NMOS晶体管LT2关断。其后，如图2a所示，当控制信号PBLCH被脉冲化时，页面缓冲器PB0-PB3中锁存器LT的值根据读出节点SO0-SO3上电压来定。
如上所述，在浮置状态下读出节点SO0-SO3上的电压可以有选择地从电源电压改变成地电压。浮置状态下的读出节点可能通过例如耦合电容受到相邻读出节点的电压变化的影响。
如图2b所示，由于相邻读出节点(或读出线)可能被布置成在与位线垂直的方向重叠，在相邻读出线之间可能存在耦合电容(在图2b中，C0-C2)。
当相邻读出节点SO0和SO2上的电压从电源电压改变成地电压时，浮置状态的读出节点SO1上的电压降低了与耦合电容的耦合比(α)相对应的电压。可以将此称为耦合噪声或读出噪声。
如果浮置状态的读出节点SO1上的电压因耦合噪声变成低于NMOS晶体管LT2的断路(trip)电压，当控制信号PBLCH被脉冲化时，在锁存器LAT中可能锁存着错误数据。结果，对于如图2所示的页面缓冲器布局安排，相邻读出线(或节点)之间的耦合噪声可能引起读出错误。
发明内容
本发明的示范性实施例旨在提供在不增加芯片面积的情况下使读出节点之间的耦合噪声降低或消除了的、包括例如闪速存储器的半导体存储器件。
本发明的示范性实施例旨在提供包括含有高压元件的高压区、含有低压元件的低压区和诸如低压开关晶体管之类的连接到高压区和低压区之间的开关晶体管的半导体器件、半导体存储器件或闪速存储器。
在本发明的示范性实施例中，在高压区中，相邻读出线在与高压区中的位线垂直的方向不重叠。
在本发明的示范性实施例中，在高压区中，相邻读出线相互隔得足够开。
在本发明的示范性实施例中，在高压区中，相邻读出线不重叠。
在本发明的示范性实施例中，在高压区中，相邻读出线不相互面对面。
在本发明的示范性实施例中，在高压区中，相邻读出线在与位线垂直的方向阶梯式地或对角地排列。
在本发明的示范性实施例中，低压区包括读出线和高压区不包括读出线。
本发明的示范性实施例旨在提供半导体器件、半导体存储器件、包括数个页面缓冲器的闪速存储器、闪速存储器的一个或数个页面缓冲器或用于闪速存储器的电路。每个页面缓冲器可以包括位线选择与偏置电路、读出与锁存电路和诸如低压开关晶体管的开关晶体管。
通过结合附图，对本发明的优选实施例进行如下描述，可以更全面地了解本发明，给出这些附图只是为了例示的目的，而不是为了限制本发明。
图1例示了诸如NAND型闪速存储器件之类的传统闪速存储器件；图2a例示了描述图1的闪速存储器的读取操作的时序图；图2b例示了诸如图1的器件那样的传统闪速存储器件的页面缓冲器的示范性布局；图3例示了根据本发明示范性实施例的闪速存储器件的页面缓冲器；图4a例示了描述根据本发明示范性实施例的闪速存储器的读取操作的时序图；图4b例示了根据本发明示范性实施例的闪速存储器件的页面缓冲器的示范性布局；图5例示了根据本发明另一个示范性实施例的闪速存储器件的页面缓冲器；图6a例示了根据本发明示范性实施例的读出与锁存电路；图6b例示了根据本发明示范性实施例的图6a的读出与锁存电路的时序图。
应该注意到，这些图形用于例示本发明示范性实施例的方法和器件的一般特征，以便描述这样的示范性实施例。但是，这些图没有按比例画出和不能精确地反映任何给定实施例的特征，不应该被解释为将示范性实施例的值的范围或特性定义或限定为本发明的范围。
尤其，为了清楚起见，层或区域的相对厚度和定位可能被缩小或夸大。并且，当直接在参考层或基底上形成或在叠在参考层上的其它层或图案上形成一层时，认为该层是“在”另一个层或基底“上”形成。
具体实施例方式
图3例示了根据本发明示范性实施例的闪速存储器件的页面缓冲器。如图3所示，本发明的一个或多个页面缓冲器PB0、PB1、PB2和PB3可以包括开关晶体管LT4。在图3中，与图1中的那些相同的组元用相同的标号标记，因此，省略对它们的描述。
页面缓冲器PB0、PB1、PB2和PB3每一个的开关晶体管LT4可以是低压晶体管，它在形成每个页面缓冲器PB0、PB1、PB2和PB3的预充电电路24和读出与锁存电路26的低压区(或低压电路区)内形成。在每个页面缓冲器电路中，开关晶体管LT4的漏极可以通过相应读出线SOi(i＝0-3)与作为读出晶体管的NMOS晶体管LT2的栅极电连接。开关晶体管LT4的源极可以通过相应位线到读出线线段BL_SOi与NMOS晶体管HT2和HT3电连接。页面缓冲器PB0、PB1、PB2和PB3的开关晶体管LT4可以受控制信号BLSHF共同控制。
在根据本发明示范性实施例的闪速存储器中，在读取操作期间，将电源电压施加给与所选位线连接的NMOS晶体管(HT2或HT3)的栅极，并且，在读取操作的不同区间，将不同电压施加给开关晶体管LT4的栅极。
在示范性实施例中，在读取操作期间，开关晶体管LT4可以起上面结合图1所述的NMOS晶体管(HT2或HT3)的作用，这意味着位线到读出线线段BL_SOi可以用作所选位线的一部分，而不是用作读出线的一部分。与图2b不同，在沿着与位线垂直的方向相邻的读出线之间存在着少量或没有可能引起耦合噪声的耦合电容(在图2b中被显示成C0-C2)。
对于这种布局安排，由于相邻读出线相互隔得足够开，以致于在与位线垂直的方向不重叠，例如，不相互“面对面”(或阶梯式地或对角地排列)，浮置状态的读出线不受相邻读出线的电压变化(从电源电压到地电压或反之)的影响。
图4a例示了描述图3的闪速存储器的读取操作的时序图，和图4b例示了根据本发明示范性实施例的闪速存储器件的页面缓冲器的示范性布局结构。标号30、34、38和42表示高压区(或高压电路区)，而标号32、36、40和44表示低压区(或低压电路区)。在页面缓冲器PB0、PB1、PB2和PB3中，位线选择与偏置电路22中的NMOS晶体管可以在高压区中形成，而开关晶体管LT4和预充电电路24和读出与锁存电路26的MOS晶体管可以在低压区中形成。
例如，参照图4b，页面缓冲器PB0的位线选择与偏置电路22的组元(即，高压晶体管)可以位于高压区30中，而开关晶体管LT4和预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区32中。页面缓冲器PB1的位线选择与偏置电路22的组元(即，高压晶体管)可以位于高压区34内，而开关晶体管LT4和预充电电路24和读出与锁存电路26的组元(即，低压晶体管)可以位于低压区36中。其它页面缓冲器的高压晶体管也可以位于相应高压区38和42中，和其它页面缓冲器的低压晶体管(包括开关晶体管LT4)可以位于低压相应低压区40和44中。
尽管在图3、4a和4b中未示出，但每个低压区可以包括P型势阱和N型势阱。低压NMOS晶体管(例如，LT1、LT2、LT3、LT4和反相器INV0和INV1的NMOS晶体管)可以在P型势阱内形成，和低压晶体管(例如，LT0和反相器INV0和INV1的PMOS晶体管)可以在N型势阱内形成。
可以将高压区30、34、38和42集体安排在与位线较接近的一个区域中和安排在一列中，和可以将低压区32、36、40和44集体安排在远离位线的一个区域中和安排在一列中。如上所述，可以使高压区和低压区集体位于用于相同目的的相同通用位置中。
如图4b所示，可以局部地将读出线SO0、SO1、SO2和SO3只布置在相应低压区内。尤其，可以局部地将读出线SO0-SO3布置在相应低压区内，使得在与位线垂直的方向不重叠(使得不相互“面对面”)。换句话说，读出线SO0-SO3可以被阶梯式地或对角地布置在相应低压区内，使得在与位线垂直的方向不重叠。
可以局部地将读出线SO0-SO3布置在相应低压区内，使得相互具有相同或基本相同的长度，或使得具有相互不同的长度。于是，与如图2b所示的那种不同，在沿着与位线垂直的方向相邻的读出线之间存在着少量或没有可能引起耦合噪声的耦合电容(在图2b中，C0-C2)。
对于这种布局安排，由于相邻读出线相互隔得足够开，浮置状态的任何读出线不受相邻读出线的电压变化(从电源电压到地电压或反之)的影响。
如上所述，尽管在读出区间内，在浮置状态下读出节点(或线)SO0-SO3上的电压可能有选择地从电源电压改变成地电压，浮置状态的读出节点不受相邻读出线的电压变化的影响。
如上所述，图4a例示了有关根据本发明示范性实施例的闪速存储器件的读取操作的时序图，下面对此作更详细描述。
在页面缓冲器复位区间T0中，控制信号VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV、PLOAD和BLSHF跃迁到第一电平(例如，“高”电平)，并将地电压供应给电源线VIRPWR。这使位线BLi_E和BLi_O(i＝1-3)和锁存节点N1与电源线VIRPWR连接。位线BLi_E和BLi_O和锁存节点N1可以被设置成地电压，也就是说，位线BLi_E和BLi_O和锁存节点N1可以在页面缓冲器复位区间T0中得到复位。假设选择位线对的偶数位线BLi_E和不选择它的奇数位线BLi_O。
在位线预充电区间T1中，可以将控制信号VBLe、BLSLTo、LCHDRV和PLOAD设置成第二电平(例如，“低”电平)，而控制信号VBLo和BLSLTe继续保持在第一(高)电平上。此时，如图4a所示，控制信号BLSHF可以被设置成具有大约1.5V的电压。对于这些条件，未选位线BLi_O可以通过相应位线选择与偏置电路22的NMOS晶体管HT1与电源线VIRPWR电连接。也就是说，未选位线BLi_O上的放电电压保持不变。
同时，随着页面缓冲器PB0、PB1、PB2和PB3的PMOS晶体管导通，用电源电压对读出节点SO0-SO3充电。由于高电平的控制信号BLSLTe被施加给页面缓冲器PB0、PB1、PB2和PB3的NMOS晶体管HT2的栅极，NMOS晶体管HT2导通，充分地对位线预充电。由于具有大约1.5V的电压的控制信号BLSHF被施加给NMOS晶体管LT4的栅极，用(1.5V-Vth)(Vth是NMOS晶体管的阈电压)对所选位线BLi E预充电。也就是说，用大约0.8V对所选位线BLi_E预充电。
在读出区间T2中，控制信号VBLe、VBLo、BLSLTe、BLSLTo、LCHDRV和PLOAD可以保持在与在位线预充电区间T1中相同的状况下，而控制信号BLSHF被设置成地电压的低电平。这样就关断了页面缓冲器PB0-PB3的NMOS晶体管LT4。在这种状态下，可以根据与所选位线BLi_E连接的存储单元的状态(“导通”状态或“关断”状态)保持或降低所选位线BLi_E上的预充电电压。如图4a所示，假设导通状态的存储单元与所选位线BL0_E、BL2_E和BL3_E连接，和关断状态的存储单元与所选位线BL1_E连接，因此，可以将位线BL0_E、BL2_E和BL3_E上的预充电电压降低成地电压，而保持所选位线BL1_E上的预充电电压不变。
随着控制信号PLOAD在锁存区间T3中被设置成第一(高)电平，可以关断页面缓冲器PB0-PB3的PMOS晶体管LT0，致使读出节点SO0、SO1、SO2和SO3处于浮置状态。在这种状况下，可以将大约1.0V的电压施加给控制信号BLSHF。由于位线BL1_E上的预充电电压保持不变，页面缓冲器PB1的NMOS晶体管HT2可以关断。这是因为页面缓冲器PB1中NMOS晶体管LT4的栅极-源极电压Vgs(Vgs＝1.0V-0.8V＝0.2V)低于阈电压(0.7V)。
另一方面，由于位线BL0_E、BL2_E和BL3_E上的预充电电压通过导通状态的存储单元放电，其它页面缓冲器PB0、PB2和PB3的NMOS晶体管LT4导通。如图4a所示，读出节点SO0、SO2和SO3上的电压从电源电压放电到地电压，而读出节点SO1上的电压保持不变。这样就迫使与读出节点SO1连接的NMOS晶体管LT2导通，并迫使与读出节点SO0、SO2和SO3连接的NMOS晶体管LT2关断。其后，如图4a所示，当控制信号PBLCH被脉冲化时，页面缓冲器PB0、PB1、PB2和PB3中锁存器LAT的值可以根据读出节点SO0-SO3上电压来定。
如上所述，尽管在读出区间中，在浮置状态下读出节点(或线)SO0-SO3上的电压有选择地从电源电压改变成地电压，但浮置状态下的读出节点不受相邻读出节点(或线)的电压变化的影响。
如图4b所示，由于相邻读出线(或节点)被布置成在与位线垂直的方向不重叠(或不相互“面对面”)，在相邻读出线(或节点)之间存在少量或没有耦合电容(在图2b中，C0-C2)。于是，耦合噪声不会引起读出错误。
尽管在本发明的图3的示范性实施例中，在图4a和4b中例示了页面缓冲器与4个位线对连接的布局结构，但显而易见，可以重复与如图4a和4b所示相同的电路模式。
此外，在擦除操作中施加给开关晶体管LT4的栅极的控制信号BLSHF可以被设置成电源电压或地电压。在程序运行期间，控制信号BLSHF可以被设置成与电源电压相同或比电源电压高的电压，以便根据存储在锁存器中的数据将电源电压或地电压供应给位线。此外，在核实操作期间，可以与读取操作相同地设置控制信号BLSHF。结果，可以容易地修改每个页面缓冲器26的读出与锁存电路。
例如，参照图5，可以这样实现每个页面缓冲器中读出与锁存电路26的NMOS晶体管LT1，使其不与读出线SOi(i＝0-3)连接，而是与位线到读出线BL_SOi连接。在本例中，每个页面缓冲器PB0、PB1、PB2和PB3的读出线可以布置在相应低压区(或低压电路区)内，以便相邻读出线被布置成在与位线垂直的方向不重叠(或不相互“面对面”)。
并且，参照图6a和6b，可以这样实现读出与锁存电路26，使读出节点SOi上的电压可以通过NMOS晶体管LT5传递到锁存器LAT。在这种情况下，锁存器LAT可以受控制信号CSEN、CSENB、CLAT和CLATB控制，以锁存通过晶体管LAT5传递的电压(或数据)。为了达到这个目的，如图6a所示，可以通过控制信号CSEN和CSENB激活反相器INV2，然后可以通过控制信号CLAT和CLATB激活反相器INV3。
本发明的示范性实施例可以是半导体器件。
本发明的示范性实施例可以是非易失性存储器。
本发明的示范性实施例可以是闪速存储器。
本发明的示范性实施例可以是NAND或NOR闪速存储器。
尽管本发明的示范性实施例是借助于4对位线和4个页面缓冲器加以描述的，但本领域的普通技术人员应该明白，可以利用任何其它数目，而不偏离本发明的范围和精神。
尽管本发明的示范性实施例是借助于开关晶体管加以描述的，但本领域的普通技术人员应该明白，可以使用任何其它电路装置，而不偏离本发明的范围和精神。
尽管本发明的示范性实施例是针对示范性电压加以描述的，但本领域的普通技术人员应该明白，可以改变这些电压的每一个，而不偏离本发明的范围和精神。例如，定义高压区或高压晶体管的电压可以是任何电压，只要定义高压区或高压晶体管的电压大于定义低压区或低压晶体管的电压即可。
尽管本发明的示范性实施例被描述成利用逻辑状态‘低’和‘高’，但本领域的普通技术人员应该明白，这些逻辑状态是可交换的，而不偏离本发明的范围和精神。
尽管本发明的示范性实施例被描述成包括NMOS和PMOS晶体管，但本领域的普通技术人员应该明白，可以使用任何其它电路装置，而不偏离本发明的范围和精神。
对于本领域的普通技术人员来说，显而易见，在上述示范性实施例中可以作出其它改变和改进，而不偏离本发明的范围，并且，这意味着包括在上面描述中的所有内容应该被解释为例示性的，而不是限制性的。
权利要求
1.一种闪速存储器，包括含有第一对位线的第一页面缓冲器；和含有第二对位线的第二页面缓冲器；第一和第二页面缓冲器中的每个都包含选择位线对之一的高压电路；通过位线读出单元数据的低压电路；和与读出线连接的开关晶体管，其中，第一和第二页面缓冲器中的读出线阶梯式地排列着，以便在与位线垂直的方向不重叠。
2.根据权利要求1所述的闪速存储器，每个低压电路进一步包括锁存数据的锁存器和读出晶体管。
3.根据权利要求1所述的闪速存储器，其中，每个高压电路被放置得比每个低压电路更接近相应位线对。
4.根据权利要求2所述的闪速存储器，其中，每个低压电路被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。
5.根据权利要求4所述的闪速存储器，其中，第一页面缓冲器的读出线位于第一势阱区中，而第二页面缓冲器的读出线位于第二势阱区中。
6.根据权利要求5所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的低压电路的晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的低压电路的晶体管的第二P型势阱和第二N型势阱。
7.根据权利要求1所述的闪速存储器，其中，第一和第二页面缓冲器中的开关晶体管是低压开关晶体管。
8.根据权利要求7所述的闪速存储器，其中，第一和第二页面缓冲器中的开关晶体管存在在高压电路和读出线之间的电流路径，并将控制信号供应给开关晶体管的栅极。
9.根据权利要求7所述的闪速存储器，其中，控制信号在位线预充电区间、读出区间和锁存区间内具有不同电压。
10.根据权利要求1所述的闪速存储器，其中，每个低压电路包括受控制信号控制的预充电晶体管。
11.一种闪速存储器，包括每个都包含一对位线的数个页面缓冲器，每个页面缓冲器包含含有选择位线对之一的高压晶体管的位线选择与偏置电路；含有通过位线读出单元数据的低压晶体管的读出与锁存电路；和连接高压晶体管的至少一个和低压晶体管的至少一个并与读出线连接的低压开关晶体管，其中，相邻页面缓冲器的读出线阶梯式地排列着，以便在与位线垂直的方向不重叠。
12.根据权利要求11所述的闪速存储器，其中，每个读出与锁存电路和低压开关晶体管被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。
13.根据权利要求11所述的闪速存储器，其中，数个页面缓冲器的第一个的读出线位于第一势阱区中，而数个页面缓冲器的第二个的读出线位于第二势阱区中。
14.根据权利要求13所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的读出与锁存电路的低压晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的读出与锁存电路的低压晶体管的第二P型势阱和第二N型势阱。
15.根据权利要求11所述的闪速存储器，其中，每个读出与锁存电路包括锁存数据的锁存器和读出晶体管。
16.一种闪速存储器，包括含有第一对位线的第一页面缓冲器；和含有第二对位线的第二页面缓冲器；第一和第二页面缓冲器中的每一个包含与第一位线到读出线线段连接的第一高压位线选择晶体管电路，与第二位线到读出线线段连接的第二高压位线选择晶体管电路，和与读出线连接的低压开关晶体管，其中，第一位线到读出线线段和第二位线到读出线线段与相应低压开关晶体管连接；其中，相邻页面缓冲器的读出线被排列成在与每对位线的方向垂直的方向不重叠。
17.根据权利要求16所述的闪速存储器，其中，每个第一高压位线选择晶体管和每个第二高压位线选择晶体管电路被放置得比每个低压开关晶体管更接近相应位线对。
18.根据权利要求16所述的闪速存储器，其中，每个低压开关晶体管被放置在低压区中，低压区包括排列在一列中的第一和第二势阱区。
19.根据权利要求18所述的闪速存储器，其中，第一页面缓冲器的读出线位于第一势阱区中，而第二页面缓冲器的读出线位于第二势阱区中。
20.根据权利要求19所述的闪速存储器，其中，第一势阱区包括形成第一页面缓冲器的低压开关晶体管的第一P型势阱和第一N型势阱，而第二势阱区包括形成第二页面缓冲器的低压开关晶体管的第二P型势阱和第二N型势阱。
21.根据权利要求16所述的闪速存储器，其中，第一和第二页面缓冲器中的每个都包含预充电读出节点的低压预充电晶体管。
22.根据权利要求16所述的闪速存储器，其中，第一和第二页面缓冲器中的每个都包含与位线到读出线线段相对应的低压驱动晶体管。
23.根据权利要求16所述的闪速存储器，其中，第一和第二页面缓冲器中的每个都包含与读出线相对应的低压驱动晶体管。
24.一种半导体器件，包括含有每一个都与相应位线电连接的数个单元串的存储单元阵列，其中，在相应位线当中，两条相邻位线构成位线对；与第一位线对连接的第一页面缓冲器；与第二位线对连接的第二页面缓冲器；第一和第二页面缓冲器中的每一个包含选择相应位线对中的一条位线，将所选位线与读出线耦合的位线选择与偏置电路，位线选择与偏置电路含有位于高压区中的高压元件，与位线对耦合、通过位线对读出单元数据的读出与锁存电路，读出与锁存电路含有位于低压区中的低压元件，和连接位线选择与偏置电路和读出与锁存电路并与读出线连接的开关晶体管，其中，第一和第二页面缓冲器中的相邻读出线阶梯式地排列着，以便在与位线垂直的方向不重叠；和选择第一和第二页面缓冲器中的至少一个，将所选页面缓冲器与数据总线耦合的列选通电路。
25.根据权利要求24所述的半导体器件，其中，半导体器件是闪速存储器。
26.一种闪速存储器，包括含有每一个都与相应位线电连接的数个单元串的存储单元阵列，其中，在相应位线当中，两条相邻位线构成位线对；和与位线对连接的第一和第二页面缓冲器，每个页面缓冲器包含选择相应位线对中的一条位线，将所选位线与读出线耦合的高压电路，与所述位线对耦合、通过位线对读出单元数据的低压电路，所述低压电路含有锁存电路、第一开关晶体管和预充电晶体管，第一开关晶体管将所选位线与读出线连接，其中，第一和第二页面缓冲器中的相邻读出线阶梯式地排列着，以便在与位线垂直的方向不重叠，将控制信号供应给第一开关晶体管的栅极，并将预充电晶体管与读出线连接，使读出线预充电到所需电压电平。
27.根据权利要求26所述的闪速存储器，其中，控制信号在位线预充电区间、读出区间和锁存区间内具有不同电压。
28.根据权利要求26所述的闪速存储器，其中，低压电路进一步包括第二开关晶体管。
29.根据权利要求28所述的闪速存储器，第二开关晶体管连接读出线和锁存电路的节点。
30.根据权利要求28所述的闪速存储器，第二开关晶体管连接所选位线和锁存电路的节点。
31.根据权利要求28所述的闪速存储器，第二开关晶体管在页面缓冲器复位区间内导通。
32.一种闪速存储器，包括含有每一个都与相应位线电连接的数个单元串的存储单元阵列，其中，在相应位线当中，两条相邻位线构成位线对；和与位线对连接的数个页面缓冲器，每个页面缓冲器包含选择相应位线对中的一条位线，以将所选位线与读出线耦合的位线选择与偏置电路，与位线对耦合、通过位线对读出单元数据的读出与锁存电路，读出与锁存电路至少含有一个锁存单元，连接位线选择与偏置电路和读出线的第一开关晶体管，连接读出线和锁存单元的节点的第二开关晶体管，和与读出线连接、使读出线预充电到所需电压电平的预充电晶体管。
33.根据权利要求32所述的闪速存储器，其中，第一开关晶体管受至少三个电压电平控制。
34.根据权利要求32所述的闪速存储器，其中，第二开关晶体管在页面缓冲器复位期间导通。
35.一种闪速存储器，包括含有每一个都与相应位线电连接的数个单元串的存储单元阵列，其中，在相应位线当中，两条相邻位线构成位线对；和与位线对连接的数个页面缓冲器，每个页面缓冲器包含选择相应位线对中的一条位线，以将所选位线与读出线耦合的位线选择与偏置电路，与位线对耦合、通过位线对读出单元数据的读出与锁存电路，读出与锁存电路含有至少一个锁存单元，连接位线选择与偏置电路和读出线的第一开关晶体管，连接位线选择与偏置电路和锁存单元的节点的第二开关晶体管，和与读出线连接，使读出线预充电到所需电压电平的预充电晶体管。
36.根据权利要求35所述的闪速存储器，其中，第一开关晶体管受至少三个电压电平控制。
37.根据权利要求35所述的闪速存储器，其中，第二开关晶体管在页面缓冲器复位期间导通。
38.一种闪速存储器的页面缓冲器，该页面缓冲器包括选择与页面缓冲器相对应的位线对的一条位线，将所选位线与读出线耦合的位线选择与偏置电路；连接位线选择与偏置电路和读出线的第一开关晶体管；与位线对耦合、通过位线对读出单元数据的读出与锁存电路，读出与锁存电路含有至少一个锁存单元，和连接位线选择与偏置电路和至少一个锁存单元的节点的第二开关晶体管；和与读出线连接，使读出线预充电到所需电压电平的预充电晶体管。
39.一种用于闪速存储器的电路，该电路包括与读出节点连接的第一开关晶体管；锁存单元数据的至少一个锁存单元；连接第一开关晶体管和至少一个锁存单元的节点的第二开关晶体管；和与读出线连接，使读出线预充电到所需电压电平的预充电晶体管。
全文摘要
半导体器件、半导体存储器件或闪速存储器包括含有高压元件的高压区、含有低压元件的低压区和诸如低压开关晶体管之类连接高压区和低压区的开关晶体管。开关晶体管降低或消除读出节点之间的耦合噪声，而不会使芯片面积增加。
文档编号G11C16/06GK1674158SQ20051005925
公开日2005年9月28日 申请日期2005年3月25日 优先权日2004年3月25日
发明者边大锡 申请人:三星电子株式会社