专利名称：非易失性半导体存储器器件及其写方法
技术领域：
本发明涉及一种可电重写数据的非易失性半导体存储器器件，尤其涉及一种其中可以高速写物理方格样式(physical checker pattern)、逻辑方格样式(logical checker pattern)等的非易失性半导体存储器器件及其写方法。
背景技术：
最近，由于在闪存中可电重写数据并且在断电时还可以保存数据，因此非易失性半导体存储器器件、尤其是闪存已广泛用于各种领域。例如，它们在诸如蜂窝电话、数字相机、硅音频播放器等的便携式终端中用作用于存储数据的存储器器件。而且，闪存在诸如微处理器等的系统LSI中还用作可重写程序存储区。
在闪存的检查处理中，需要写入与方格式样式对应的物理方格样式、逻辑方格样式，其中每相邻位反转读出数据的逻辑值并且每读出周期反转相同位(例如，其中读出数据像55h→AAh→55h→AAh变化的样式)等，并且检查相邻位线、相邻字线之间是否没有短路，以及相邻位之间是否没有干扰。
下面将参考附图来描述传统闪存中的物理方格样式的写操作。图15是示出传统闪存的存储单元阵列和写电路的结构图，并且专利文献1到专利文献5公开了相同的结构。
在图15中，存储单元阵列10是NOR-型闪存阵列。具体地说明，存储单元阵列10配置有字线WL0至WL3、位线BL0至BL3(图解了其中提供了四条字线和四条位线的情况)，并且存储单元M00至M33在字线和位线的交叉点处以矩阵形式排列。存储单元的控制门连接到字线WL0至WL3，漏极连接到位线BL0至BL3，多个源极线连接到源极线(source line)SL，基板连接到阱线PW。此处，存储单元M00至M33的源极连接到共源极线SL、基板连接到共阱线PW以形成一个擦除块。此处，连接到相同字线的存储单元的组合体称作页。例如，连接到字线WL0的存储单元的组合体称作页0，连接到字线WL1的存储单元的组合体称作页1。
字线驱动器20是用于选择字线和施加预定电压的电路。写电路1530a至1530d分别连接到位线BL0至BL3，并且它们包括位线复位晶体管RT、锁存电路L0至L3、位线连接电路TG和P-沟道型晶体管P0和P1。位线复位晶体管RF是用于将位线设定为地电压的电路，并且它们是基于控制信号RS控制的。锁存电路L0至L3是用于临时存储写数据的电路，并且它们中的每一个包括两个反向器电路。反向器电路的电源连接到高压电源线VPP。此处，当从数据输入节点IO和/IO存储0-数据(程序数据)时，锁存电路的节点NL0至NL3被设定为H电平，并且当存储1-数据(擦除数据)时，锁存电路的节点NL0至NL3被设定为L电平。位线连接电路TG是用于连接/断开锁存电路L0至L3到/从位线BL0至BL3的电路，并且它们是基于控制信号TS来控制的。
P-沟道型晶体管P0、P1在检验操作中检测位线电势，并且当存储单元的阈值电压达到预定值时对锁存电路L0至L3中存储的数据重写。P-沟道型晶体管P0的栅极分别连接到位线BL0至BL3，并且P-沟道型晶体管P1的栅极连接到基于控制信号VR的控制的反向器INV2的输出。在检验操作中，控制信号VR被设定为H电平，并且P-沟道型晶体管P1导通。这时，当位线电势减少到预定压或更少时，P-沟道型晶体管P0导通，并且锁存电路L0至L3的节点NL0至NL3被设定为L电平，即，重写入1-数据(擦除数据)。因此，不执行随后的程序操作(programn operation)。
N-沟道型晶体管N1与检验判断电路40一起使用，并且检测锁存电路L0至L3中存储的数据，以检测出所有存储单元的阈值电压是否达到预定值。
检验判断电路40是用于检测完成所有存储单元的写操作的电路，并且它是基于控制信号NVR来控制的。写电路1530a至1530d的N-沟道型晶体管N1和检验判断电路40的P-沟道型晶体管P2是以有线OR连接结构设计的。在检验操作期间，NVR信号被设定为L电平，并且当0-数据(程序数据)被存储在锁存电路L0至L3的至少一位中时，即，锁存电路的节点NL0至NL3中的任一个被设定为H电平，一些N-沟道型晶体管N1导通，因此输出L电平的PASS信号。当锁存电路L0至L3的所有数据通过检验操作被重写入1-数据(擦除数据)时，即，当锁存电路的所有节点NL0至NL3被设定为L电平时，所有N-沟道型晶体管N1截止，并且输出H电平的PASS信号。通过检测H电平的PASS信号，能检测到写操作的完成。
列选通器50是用于将输入数据IO、/IO与写电路1530a至1530d的锁存电路L0至L3连接的电路，并且它由列选通器YG0至YG3构成，并且是基于控制信号CS0至CS3来控制的。列驱动器60是用于选择预定列选通器的电路。
图16是示出物理方格样式的写操作的流程图。当开始程序操作时(步骤S1601)，执行数据锁存以便将页0的写数据存储到锁存电路L0至L3(步骤S1602)。此处，写数据的样式是方格式样式的物理方格样式，因此将存储到锁存电路L0至L3的数据每条位线交替地重复0-数据和1-数据中的每一个，象0-数据被存储在锁存电路L0中，1-数据被存储在锁存电路L1中，0-数据被存储在锁存电路L2中，以及1-数据被存储在锁存电路L3中。在完成数据锁存之后，选择字线WL0，将位线连接电路TG设定为激活状态，将锁存电路L0至L3连接到位线BL0至BL3，随后执行页0的程序操作(步骤S1603)。因此，0-数据被写在存储单元M00、M02中。在完成页0的程序操作之后，执行页0的检验操作(步骤S1604)。
当判断出在检验操作中执行程序操作的存储单元的阈值电压已经达到预定值时，将对应于有关的存储单元的锁存电路的锁存数据从0-数据(程序数据)重写为1-数据(擦除数据)，并且之后不执行程序操作。另一方面，当检测出执行程序操作的存储单元的阈值电压未达到预定值时，对应于相关的存储单元的锁存电路的锁存数据保持0-数据(程序数据)，并且随后执行程序操作(步骤S1605)。如果在步骤S1605判断出未完成页的所有存储单元的程序操作，则再次执行对于页0的程序操作和检验操作，并且重复执行步骤S1603至S1605，直到完成了页0的所有存储单元的程序操作。另一方面，如果在步骤S1605判断出完成了页0的所有存储单元的程序操作，则处理继续到步骤S1606以执行页1的程序操作。
在页1的程序操作中，执行数据锁存以便将页1的写数据存储到锁存电路L0至L3(步骤S1606)。此处，对于将被存储到锁存电路L0至L3的数据，存储与页0的数据反转的数据，象1-数据被存储在锁存电路L0中，0-数据被存储在锁存电路L1中，1-数据被存储在锁存电路L2中，并且0-数据被存储在锁存电路L3中。在完成数据锁存之后，选择字线WL1，将位线连接电路TG设定为激活状态以便将锁存电路L0至L3连接到位线BL0至BL3，并且执行页1的程序操作(步骤S1607)，从而0-数据被写入存储单元M11、13中。在完成了页1的程序操作之后，执行页1的检验操作(步骤S1608)，并且判断是否完成了页1的所有存储单元的程序操作(步骤S1609)。如果在步骤S1609判断出完成了页1的所有存储单元的程序操作，则处理继续到S1610。另一方面，如果在步骤S1609判断出未完成页1的所有存储单元的写操作，则执行页1的程序操作和检验操作，并且重复执行步骤S1607至S1609，直到完成页1的所有存储单元的程序操作。当超过多个周期执行程序操作和检验操作并且完成了页1的所有存储单元的写操作时，随后执行页2及随后页的程序操作(步骤S1610)。
引用JP-A-2002-203393、JP-A-2001-229684、JP-A-11-328981、JP-A-11-203879、JP-A-11-121721作为相关技术。
然而，上述的传统非易失性半导体存储器器件具有下列问题。目前，已经增加了非易失性半导体存储器器件的存储容量，并且随着存储容量的增加而页数也增加了。因此，存在一种趋势，即，未来将进一步增加写周期的数量。写周期的数量的增加极大地影响了写时间。写时间的增加连同周期数的增加的因素是(1)闪存的数据写时间是以微秒计的，因此太晚了，(2)电压产生电路需要产生每个程序操作、检验操作的程序操作和检验操作所需的电压，因此需要电压输出稳定设定时间，直到电压产生电路输出预定电压并当开始程序操作和检验操作中的每一个时稳定。因此，存在的问题是，在一页的写操作中重复执行程序操作和检验操作多个周期，从而增加了写时间。
而且，连同非易失性半导体存储器器件的存储容量的增加，一页的位数(将被一次全部地写入的位数)增加，因此存在一页的写操作中数据锁存时间增加的问题。在一些最近的非易失性半导体存储器器件中，一页的数据锁存时间延长到微秒级，因此存储容量的增加极大地影响了写时间的增加。
如上所述，根据上面的问题，在检查处理中物理方格样式、逻辑方格样式的写时间增加，导致检查成本、即芯片成本的增加，这是不可取的。
发明内容
本发明解决了上面的问题，并且其目的是提供一种能够高速执行物理方格样式、逻辑方格样式等的数据写操作的非易失性半导体存储器器件及其写方法。
为了解决上面的问题，本发明的非易失性半导体存储器器件配置有存储单元阵列，其具有在多条字线和多条位线的各个交叉点处以矩阵形式排列的多个存储单元；写单元，其放置于每条位线上，用于执行向包括多个存储单元的页写数据的批(butch)写操作；写单元激活状态设定器，用于将第一组写单元和第二组写单元中的至少一个设定为激活状态或未激活状态，所述第一组写单元用于执行将连接到偶数位线的第一组写操作到存储单元，所述第二组写单元用于执行将连接到奇数位线的第二组写操作到存储单元；和字线选择器，用于从多条字线中选择一条或两条字线。根据这种结构，通过在将到存储单元的所有组的写单元设定为激活状态的同时，选择多条字线和执行验证操作，在检验操作中能够同时对多页执行检验操作，从而可以减少检验操作的频率。而且，为了将多页的写数据写入写电路以执行写操作，可以一次对多页执行数据锁存操作，从而可以减少数据锁存频率。因此，可以增加物理方格样式、逻辑方格样式等的数据写速度。
最好是，所述字线选择器选择彼此不相邻的字线。根据这一结构，可以避免在同时选择多条字线的同时在同时执行检验操作中相邻字线之间的干扰，因此能够执行字线之间的短路的检测，这是检测处理中执行的物理/逻辑方格样式的写操作的目的。
而且，本发明的非易失性半导体存储器器件被配置有存储单元阵列，其具有在多条字线和多条子位线的各个交叉点处以矩阵形式排列的多个存储单元；多个选择门，用于将多条主位线连接到多条子位线；写单元，放置于每条主位线上，用于执行向包括多个存储单元的页写数据的批写操作；写单元激活状态设定器，用于将第一组写单元和第二组写单元中的至少一个设定为激活状态或未激活状态，所述第一组写单元用于执行将连接到偶数位线的第一组写操作到存储单元，所述第二组写单元用于执行将连接到奇数位线的第二组写操作到存储单元；和选择门选择器，用于从多个选择门中选择一个或两个选择门。根据这种结构，通过在将到存储单元的所有组的写单元设定为激活状态的同时，选择多个选择门和执行验证操作，在检验操作中能够同时对多页执行检验操作，从而可以减少检验操作的频率。而且，为了将多页的写数据写入写电路以执行写操作，可以一次对多页执行数据锁存操作，从而可以减少数据锁存频率。因此，可以增加物理方格样式、逻辑方格样式等的数据写速度。
最好，所述选择门选择器选择彼此不相邻的子位线。根据这一结构，可以避免在同时选择多个选择门的同时在同时检验操作中相邻字线之间的干扰，因此能够执行子位线之间的短路的检测，这是检测处理中执行的物理/逻辑方格样式的写操作的目的。
本发明的非易失性半导体存储器器件配置有电压产生电路，用于持续地产生向存储单元写第一组的写操作以及向存储单元写第二组的写操作所需的电压。在这一结构中，在持续地产生写操作所需的电压的同时执行将第一和第二组写入存储单元的数据写操作，从而允许执行写操作，而不必等待直到当开始向存储单元写第二组数据时稳定了电压产生电路的输出电压的电压输出稳定设定时间，因此能够高速执行写操作。
而且，本发明的非易失性半导体存储器器件还配置有第一检测器，用于检测第一组的写操作的结束；第二检测器，用于检测第二组的写操作的结束；和写数据设定器，用于根据第一和第二检测器的输出，将新页的数据写入已经完成写操作的组的写单元。根据这一结构，当完成一些组的写操作时，可以不等待所有组的写操作完成就开始下一页的写操作。因此，可以提高写操作的并行程度，并且可以增加写操作速度。
而且，本发明的非易失性半导体存储器器件被配置有第一写数据设定器，用于一次全部地将写数据设定到第一组写单元；第二写数据设定器，用于一次全部地将写数据设定到第二组写单元；和数据设定器激活状态设定器，用于将第一写数据设定器和第二写数据设定器中的至少一个设定为激活状态或未激活状态。根据这一结构，通过控制第一和第二写数据设定器的激活状态，能够单独或同时地设定到第一和第二组的写数据，因此能够高速设定写数据。而且，当完成一些组的写操作时，可以不等待所有组的写操作完成就开始下一页的写操作，从而可以增加写操作速度。
根据本发明，为了执行向写电路写入多页数据的写操作，可以一次对多页执行数据锁存操作，从而能够减少数据锁存频率。而且，在选择多条字线或选择门并且设定向存储单元的所有组的写单元为激活状态的同时，执行验证操作，从而能够执行多页的同时检验操作，因此能够减少检验频率。因此，能够增加物理方格样式、逻辑方格样式等的数据写速度。
图1是示出根据本发明实施例的非易失性半导体存储器器件的结构图；
图2是示出根据本发明实施例的在非易失性半导体存储器器件中使用的存储单元的剖面结构图；图3是示出根据本发明实施例的在非易失性半导体存储器器件中使用的存储单元的阈值电压分布图；图4是示出根据本发明第一实施例的非易失性半导体存储器器件的存储单元阵列和写电路的图；图5是示出根据本发明第一实施例的非易失性半导体存储器器件的物理方格样式的写操作的流程图；图6是示出在根据本发明第一实施例的非易失性半导体存储器器件的物理方格样式的写操作中将要受到程序操作和检验操作的存储单元数据的转变和存储单元的图；图7是示出根据本发明第一实施例的非易失性半导体存储器器件的物理方格样式的写操作的时序图；图8是示出根据本发明第二实施例的非易失性半导体存储器器件的存储单元阵列和写电路的结构图；图9是示出在根据本发明第二实施例的非易失性半导体存储器器件中的物理方格样式的写操作的流程图；图10是示出根据本发明第二实施例的非易失性半导体存储器器件的物理方格样式的写操作中的存储单元数据的转变以及将要受到程序操作和检验操作的存储单元的图；图11是示出根据本发明第二实施例的非易失性半导体存储器器件的物理方格样式的写操作的时序图；图12是示出根据本发明第三实施例的非易失性半导体存储器器件的存储单元阵列和写电路的结构图；图13是示出在根据本发明第三实施例的非易失性半导体存储器器件中的逻辑方格样式的写操作的流程图；图14是示出在根据本发明第三实施例的非易失性半导体存储器器件中的在逻辑方格样式的写操作中的存储单元数据的转变以及将要受到程序操作和检验操作的存储单元的图；图15是示出传统非易失性半导体存储器器件的存储单元阵列和写电路的结构图；和图16是示出传统非易失性半导体存储器器件的物理方格样式的写操作的流程图。
具体实施例方式
通过参考附图将闪存引用为代表性非易失性半导体存储器器件来描述本发明的各个实施例。首先，将参考图1到3来描述本发明的各个实施例的共同事项。
图1是示出根据本发明每个实施例的闪存(非易失性半导体存储器器件)的结构图。在图1中，存储单元阵列10具有在多条字线和多条位线的各个交叉点以矩阵形式排列的多个存储单元。字线驱动器20是用于选择指定字线和施加预定电压的电路。每条位线或者每多条位线放置一个写电路30，并且写电路30是用于临时存储将被写入多个存储单元的写数据并执行批写操作的电路。列选通器50是用于从多条位线中选择指定位线并且将该指定位线连接到读出放大器(sense amplifier)70的电路。而且，它将从I/O缓存器80输入的写数据输入至写电路30。列驱动器60是用于从列选通器50中选择指定的列选通器的电路。读出放大器70是用于识别存储单元中存储的数据的电路。I/O缓存器80是用于在数据输入/输出端DQ与闪存之间传送数据的电路。它在读时间将输出数据从读出放大器70输出至数据输入/输出端DQ，并且在数据写时间将从数据输入/输出端DQ输入的写数据发送至写电路30。而且，它将从数据输入/输出端DQ输入的命令发送至控制电路90。
控制电路90是用于控制整个闪存的电路，并且控制字线驱动器20、写电路30、列驱动器60、读出放大器70、I/O缓存器80、地址缓存器100和电压产生电路110，以执行各种控制，例如读、写、擦除操作等。控制电路90被输入有从外部输入的芯片使能信号/CE、输出使能信号/OE和写使能信号/WE、输入到地址端A并从地址缓存器100输出的命令、以及输入到数据输入/输出端DQ并从I/Q缓存器80输出的命令。控制电路90解译从外部输入的命令并且执行闪存的各种操作。
地址缓存器100对输入到地址端A的地址进行解码，并且向写电路30、字线驱动器20和列驱动器60分别发送用于选择期望的写电路、字线和位线的信号。它还向控制电路90发送输入到地址端A的命令。电压产生电路110是用于产生闪存的读、写和擦除操作所需的电压的电路，并且它产生正高电压VPP和负高电压VNN。
图2是示出用于根据本发明每个实施例的闪存(非易失性半导体存储器器件)的每个存储单元的剖面结构图。如图2所示，在基板209上形成深N-阱208和P-阱207，并且在P-阱207中形成N-型区的源极205和漏极206。在沟道氧化膜204上形成浮动栅(float gate)203，并且在浮动栅203上通过ONO(氧化-氮化-氧化)膜202形成控制栅(control gate)201。在根据本发明每个实施例的闪存中，将高电场施加到沟道氧化膜204以产生沟道电流，并且将电子拉出并渗入浮动栅203以控制存储单元的阈值电压，从而执行数据写和擦除操作。
图3是用于根据本发明每个实施例的闪存(非易失性半导体存储器器件)的每个存储单元的阈值电压分布图。在图3中，将阈值电压低于读出电平301的状态(分布302)设定为程序状态，并且将较高的状态(分布303)设定为擦除状态。通过将“0”数据代表程序状态的数据和将“1”数据代表擦除状态的数据来进行描述。
存储单元的写操作通过以下步骤进行即，将源极205设定为开状态，并且例如将-8V、5V以及地电压(0V)分别施加到控制栅201、漏极206和P-阱，以拉出累积在浮动栅203中的电子。由于写操作后的阈值电压低于读出电平301，因此电流流入读操作中的存储单元。
存储单元的擦除操作通过以下步骤进行即，将漏极206设定为状态，并且将5V施加给控制栅201，将-8V施加给源极205和P-阱207中的每一个，以将电子从源极205和P-阱207渗入到浮动栅203。当电子被渗入到浮动栅203时，存储单元的阈值电压增加。通过将擦除后的阈值电压设定为高于读出电平301的值，防止了电流流入读操作中的存储单元。
存储单元的读操作通过下列步骤进行即，将读出电压施加给控制栅201以便将源极205和P-阱207设定为地电势(0V)，通过使用读出放大器判断电流是否在将大约1V的电压施加到漏极206的状态下流动，并且随后执行读操作。当电流在存储单元中流动时，在判断为程序状态(0-数据)的同时输出读出数据，并且当在存储单元中没有电流流动时，在判断为擦除状态(1-数据)的同时输出读出数据。
(第一实施例)将参考图4到7来详细描述根据本发明第一实施例的闪存(非易失性半导体存储器器件)。图4是示出根据第一实施例的闪存(非易失性半导体存储器器件)的存储单元阵列和写电路的结构图。在图4中，用相同的附图标记代表与图15所示的背景技术相同的组成元件，并且省略对其的详细描述。下文将仅描述结构中的不同部分。
图4与示出背景技术的图15之间的不同部分在于字线驱动器和写电路的结构。单/多选择字线驱动器21选择一条或两条字线并且施加预定电压。写电路30a到30d分别连接到位线BL0到BL3，并且它们中的每一个包括位线复位晶体管RTE、RTO，锁存电路L0到L3，位线连接电路TGE、TGO，锁存数据设定晶体管N0，P-沟道型晶体管P0、P1，以及N-沟道型晶体管N1。
位线复位晶体管RTE、RTO是用于将位线设定为地电压的电路。根据控制信号RSE来控制用于将偶数位线BL0、BL2设定为地电压的位线复位晶体管RTE，并且根据控制信号RSO来控制用于将奇数位线BL1、BL3设定为地电压的位线复位晶体管RTO。如上所述，偶数位线和奇数位线可以被单独设定为地电压。
位线连接电路TGE、TGO是用于连接到位线BL0至BL3的锁存电路L0至L3和从位线BL0至BL3断开锁存电路L0至L3的电路。根据控制信号TSE来控制用于连接/断开偶数位线BL0、BL2和偶数锁存电路L0、L2的位线连接电路TGE，并且根据控制信号TSO来控制用于连接/断开奇数位线BL1、BL3和奇数锁存电路L1、L3的位线连接电路TGO。如上所述，在偶数写电路和奇数写电路中，锁存电路和位线的连接/断开可以根据控制信号TSE、TSO来单独控制。
锁存数据设定晶体管N0是用于一次全部地设定存储在锁存电路L0至L3中的数据的电路，并且它是根据控制信号LS来控制的。通过将该晶体管设定为激活状态，锁存电路L0至L3的锁存节点NL0至NL3被设定为H电平。即，可以一次全部地设定0-数据(程序数据)。
将描述在如此构造的非易失性半导体存储器器件中的物理方格样式的写操作。
图5是示出根据本发明第一实施例的闪存(非易失性半导体存储器器件)的物理方格样式的写操作的流程图，并且图6示出了在根据本发明第一实施例的闪存(非易失性半导体存储器器件)的物理方格样式的写操作中的存储单元数据的转变，以及将要受到程序操作和检验操作的存储单元。图6仅示出了连接到字线WL0至WL3以及位线BL0至BL3的存储单元M00至M33。
如图6(a)所示，执行写操作之前的存储单元阵列的全部数据等于1-数据(擦除数据)。此处，物理方格样式的写数据是如图6(b)所示的方格式样式。
参考图5，当开始写操作时(步骤S501)，在每条位线放置的写电路30a至30d上执行页0和页1的数据锁存操作(步骤S502)。此处，在传统的非易失性存储器器件中，0-数据(程序数据)仅被存储于偶数或奇数写电路中，然而，在本发明的非易失性存储器器件中，0-数据(程序数据)被存储在所有的写电路30a至30d中。
在完成数据锁存操作之后，执行连接到字线WL0的页0的程序操作(步骤S503)。此处，在选择字线WL0的状态下，偶数位线BL0、BL2在控制信号TSE的控制下连接到锁存电路L0、L2，仅连接到偶数位线的写电路30a、30c被设定为激活状态，并且临时存储于锁存电路L0、L2中的0-数据(程序数据)被写在连接到偶数位线BL0、BL2的存储单元M00、M02中。结果，仅对如图6(c)所示的连接到偶数位线BL0、BL2的存储单元M00、M02执行程序操作。
随后，对连接到字线WL1的页1执行程序操作(步骤S504)。此处，在选择字线WL1的状态下，奇数位线BL1、BL3在控制信号TSO的控制下连接到锁存电路L1、L3，仅连接到奇数位线的写电路30db、30d被设定为激活状态，并且临时存储于锁存电路L1、L3中的0-数据(程序数据)被写在连接到奇数位线BL1、BL3的存储单元M11、M13中。结果，如图6(d)所示，仅对连接到奇数位线BL1、BL3的存储单元M11、M13执行程序操作。
在完成页0和1的程序操作之后，如图6(e)所示，所有写电路30a至30d被设定为激活状态，通过单/多选择字线驱动器21来同时选择字线WL0、WL1，并且施加预定电压，从而执行页0和1的同时检验操作(步骤S505)。此处，同时选择两条字线WL0、WL1来执行检验操作，因此每条位线的两位的存储单元被定标进行检验操作。例如，对于位线BL0，同时选择存储单元M00、M10作为将被检验的存储单元。然而，该实施例的写数据样式是方格化的物理方格样式，因此即使当选择两位的存储单元时，0-数据(程序数据)的存储单元仅是一位。因此，根据字线WL0、WL1的同时选择能够执行页0和页1的检验操作。即，写电路30a执行对页0的存储单元M00的检验操作，写电路30b执行对页1的存储单元M11的检验操作，写电路30c执行页0的存储单元M02的检验操作，以及写电路30d执行页1的存储单元M13的检验操作。通过检验判断电路40来执行对页0和1的同时检验操作的判断(步骤S506)。
如果在步骤S506判断没有完成页0和1的所有存储单元的程序操作，则再次执行页0和1的程序操作和同时检验操作，并且重复执行步骤S503至S506，直到完成页0和1的所有存储单元的程序操作。另一方面，如果在步骤S506判断已经完成了页0和1的所有存储单元的程序操作，则处理继续到步骤S507，并且执行页2和页3的程序操作。
页2和3的写操作与页0和1的写操作相同。首先，将0-数据(程序数据)存储于所有写电路30a至30d中。随后，选择字线WL2，仅偶数写电路30a、30c被设定为激活状态，随后执行页2的程序操作(步骤S508)。结果，如图6(f)所示，仅对连接到偶数位线BL0、BL2的存储单元M20、M22执行程序操作。随后，选择字线WL3，仅奇数写电路30b、30d被设定为激活状态，随后执行页3的程序操作(步骤S509)。结果，如图6(g)所示，仅对连接到奇数位线BL01、BL3的存储单元M31、M33执行程序操作。最后，如图6(h)所示，同时选择字线WL2、WL3，将所有写电路30a至30d设定为激活状态，随后执行页2和3的同时检验操作(步骤S510、S511)。
如果在步骤S511判断没有完成页2和3的所有存储单元的程序操作，则再次执行页2和3的程序操作和同时检验操作，并且重复执行步骤S508至S511，直到完成页2和3的所有存储单元的程序操作。另一方面，如果在步骤S511判断已经完成了页2和3的所有存储单元的程序操作，则处理继续到步骤S512，并且执行下一页的程序操作。通过对所有字线执行上述操作，对存储单元阵列执行物理方格样式的写操作。
图7是根据本发明第一实施例的闪存(非易失性半导体存储器器件)的写操作的时序图。为了执行页0和1的写操作，首先，将控制信号HS设定为H电平，并且将0-数据(程序数据)存储在所有锁存电路L0至L3中。因此，将锁存电路L0至L3的节点NL0至NL3设定为H电平。在数据锁存期间，将字线WL0至WL3、源极线SL和阱线PW设定为地电压。而且，将位线连接电路TGE、TGO设定为未激活状态，将位线复位晶体管RTE、RTO设定为激活状态，并且将位线设定为地电压。
在数据锁存之后，处理切换到程序模式，并且电压产生电路110产生程序操作所需的高电压5V和-8V。在电压产生电路110的输出电压VPP、VNN达到预定电压之后(在时间Tps之后)，将-8V施加给字线WL0，将源极线SL设定为高阻抗状态，将连接到偶数位线BL0、BL2的位线复位晶体管RTE设定为未激活状态，将连接到偶数位线BL0、BL2的位线连接电路TGE设定为激活状态，随后将锁存电路L0、L2的输出节点NL0、NL2连接到位线BL0、BL2，从而开始程序操作。此处，因为锁存电路L0、L2的输出节点NL0、NL2被设定为H电平，因此正高电压5V被施加到位线BL0、BL2。因此，对存储单元M00、M02执行程序操作。此处，0-数据(程序数据)也被存储在奇数位线BL1、BL3的锁存电路L1、L3中，然而，位线连接电路TGO被设定为未激活状态，位线复位晶体管RTO被设定为激活状态，从而将地电压施加给位线BL1、BL3，因此对存储单元M01、M03不执行程序操作。在预定时间执行程序之后，字线WL0和源极线SL被设定为地电压，位线连接电路TGE被设定为未激活状态，位线复位晶体管RTE被设定为激活状态，随后位线BL0、BL2被设定为地电压，从而完成页0的程序操作。
随后，持续地操作电压产生电路110，并且在保持高电压VPP、VNN的输出的同时执行页1的程序操作。如上所述，持续地操作电压产生电路110并且在保持高电压VPP、VNN的输出的同时执行页1的程序操作，从而不用等待电压产生电路的输出稳定设定时间(时间Tps)就能够执行页1的程序操作，并且可以增加写操作速度。
将页1的字线WL1设定为-8V，将源极线SL设定为高阻抗状态，将连接到奇数位线BL1、BL3的位线复位晶体管RTO设定为未激活状态，将连接到奇数位线BL1、BL3的位线连接电路TGO设定为激活状态，将锁存电路L1、L3的输出节点NL1、NL3连接到位线BL1、BL3，随后开始程序操作。此处，因为锁存电路L1、L3的输出节点NL1、NL3被设定为H电平，因此高电压5V被施加到位线BL1、BL3。因此，对存储单元M11、M13执行程序操作。此处，0-数据(程序数据)也被存储在偶数位线BL0、BL2的锁存电路L0、L2中，然而，位线连接电路TGE被设定为未激活状态，并且位线复位晶体管RTE被设定为激活状态，从而将地电压施加给位线BL0、BL2，并且对存储单元M10、M12不执行程序操作。在对于预定时间执行程序之后，字线WL1和源极线SL被设定为地电压，位线连接电路TGO被设定为未激活状态，位线复位晶体管RTO被设定为激活状态，并且位线BL1、BL3被设定为地电压，从而完成页1的程序操作。
随后，对页0和1同时执行检验操作。切换到检验模式，电压产生电路110产生电源电压VDD和地电压VSS。在电压产生电路110的输出电压VPP、VNN达到预定电压后，将所有位线复位晶体管RTE、RTO设定为未激活状态，并且将所有位线连接电路TGE、TGO设定为激活状态，以用电源电压VDD仅对与程序数据对应的位线进行预充电(锁存电路L0至L3的节点NL0至NL3被设定为H电平)。在位线预充电之后，所有位线连接电路TGE、TGO被设定为未激活状态，锁存电路L0至L3与位线BL0至BL3分离，字线WL0和WL1被同时选择，并且电压1V被施加给它们。如果存储单元的阈值电压不大于1V，则通过存储单元执行位线的放电，并且将位线设定为地电压。如果存储单元的阈值电压不小于1V，则不执行通过存储单元的放电，从而位线的电势保持为电源电压VDD。在预定时间逝去之后，控制信号VR被设定为H电平，并且控制信号NVR被设定为L电平以开始检验操作，从而P-沟道型晶体管P1被设定为激活状态，并且执行P-沟道型晶体管的位线电势检测操作。
当存储单元的阈值电压等于或小于1V时，位线被放电至地电压，从而导通P-沟道型晶体管P0，因此锁存电路L0至L3的节点NL0至NL3被设定为L电平，即，其数据被重新写入1-数据(擦除数据)。因此，随后不执行程序操作。如果存储单元的阈值电压等于或大于1V，则因为位线保持电源电压VDD，所以P-沟道型晶体管P0被设定为截止状态，并且锁存电路L0至L3的节点NL0至NL3保持检验操作之前的值。因此，在随后的写操作中，仅对仍未执行写操作的存储单元执行程序操作。
此处，如果存储单元M00、M02的阈值电压等于或小于1V，并且从而完成对其的写操作，而如果存储单元M11、M13的阈值电压等于或大于1V并且从而没有完成对其的写操作，则连接到偶数位线BL0、BL2的写电路30a、30c的锁存电路L0、L2被重新写入1-数据(擦除数据)。即，节点NL0、NL2被设定为L电平。另一方面，连接到奇数位线BL1、BL3的写电路30b、30d的锁存电路L1、L3保持0-数据(程序数据)。即，节点NL1、NL3被设定为H电平。因此，连接到偶数位线BL0、BL2的写电路30a、30c的N-沟道型晶体管N1被设定为截止状态，而连接到奇数位线BL1、BL3的写电路30b、30d的N-沟道型晶体管N1被设定为导通状态，并且检验判断电路40输出L电平的PASS信号。因此，可以检测到没有完成写操作。在预定时间逝去之后，字线WL0和WL1被设定为地电压，控制信号VR被设定为L电平，控制信号NVR被设定为H电平，所有位线复位晶体管RTE、RTO被设定为激活状态、随后位线BL0至BL3被设定为地电压，从而完成页0和1的同时检验操作。
由于未完成页1的写操作，因此再次执行页0和1的写操作。此处，由于在先前的写操作中完成了页0的程序，即，在先前检验操作中与页0对应的连接到偶数位线BL0、BL2的写电路30a、30c的锁存电路L0、L2被重新写入1-数据(擦除数据)。因此，没有真正地执行对页0的存储单元的程序操作。在执行页0的程序操作和页1的程序操作之后，执行页0和1的同时检验操作。此处，当在第二程序操作中存储单元M00、M02和存储单元M11、M13的阈值电压等于或小于1V从而完成写操作时，在第二同时检验操作之后，所有写电路30a至30d的锁存电路L0至L3被重新写入1-数据(擦除数据)。即，节点NL0至NL3被设定为L电平。所有N-沟道型晶体管N1被设定为截止状态，并且输出H电平的PASS信号，从而能够检测到完成页0和1的写操作。在页0和1的写操作之后，随后执行页2和3的写操作。
在上述的第一实施例中，通过对于连接到相邻字线的两页的程序操作和同时检验操作来执行写操作。然而，在实际的检查处理中，通过对于连接到彼此不相邻的字线的两页的程序操作和同时检验操作来有效地执行写操作。这样做的原因如下。在检查处理中写物理方格样式的一个目的是检测字线之间的短路。在上述的写操作中，同时选择相邻字线WL0和WL1来执行同时检验操作，并且因此不能区分是否选择了每个字线WL0和WL1或者通过字线之间的短路进行选择。因此，不能检测到为检查处理的目的的字线之间的短路。通过彼此不相邻的字线，能够避免字线之间的连接，并且可以解决上述问题。因此，毫无疑问可以在检查处理中使用该实施例，可以增加数据写操作速度，并且可以缩短检查时间。
如上所述，根据本发明第一实施例的非易失性半导体存储器器件，在连接到偶数位线的第一组写电路和连接到奇数位线的第二组写电路中的至少一个组写电路可以被设定为激活状态或未激活状态的结构中，对于物理方格样式的写操作，可以如下执行数据写。对所有写电路执行程序数据(0-数据)的数据锁存，随后选择第一字线，并且仅偶数写电路被设定为激活状态以执行第一页的写操作。之后，选择第二字线，并且仅奇数写电路被设定为激活状态以执行第二页的写操作。之后，同时选择第一和第二字线，并且将所述写电路设定为激活状态以执行第一和第二页的同时检验操作。因此，在一个数据锁存操作中，可以执行对于两页(第一和第二页)的数据锁存操作，并且可以减少数据锁存频率。而且，通过一个检验操作可以执行第一和第二页的同时检验操作，并且可以减少检验频率。因此，可以快速地进行数据写操作。
而且，其中执行了程序操作和同时检验操作的第一字线和第二字线未被设定为彼此相邻，从而能够在选择彼此不相邻的两条字线时执行同时检验操作，并且检测字线之间的短路，这是在检查处理中执行的物理方格样式的写的目的。因此，该实施例毫无疑问可用于检查处理。因此，能够增加数据写操作速度，并且可以缩短检查时间。
而且，持续地操作用于产生程序操作所需的电压的电压产生电路，并且在持续地产生用于写操作所需的电压的状态下执行第一页的写操作和第二页的写操作。因此，在第二页写操作的开始时间，可以不用等待直到电压产生电路输出预定电压并稳定所需的电压输出稳定设定时间就可以执行写操作，，从而可以增加数据写操作速度。
(第二实施例)将参考图8至11来详细描述根据本发明第二实施例的闪存(非易失性半导体存储器器件)。第二实施例改进了第一实施例的物理方格样式的写操作。根据第二实施例，当根据两页的程序操作和同时检验操作完成两页中之一写操作但是在写操作中没有完成另一页的写操作时，执行新页以及未完成写操作的页的写操作，并且进一步增加了数据写操作速度。
图8是示出根据本发明第二实施例的闪存(非易失性半导体存储器器件)的存储单元阵列和写电路的结构图。在图8中，用相同的附图标记代表具有与如图4所示的第一实施例的组成元件相同功能的组成元件，并且省略对其的详细描述。下文将仅描述不同的结构。
图8与第一实施例之间不同点在于锁存数据设定电路和检验判断电路的结构。锁存数据设定晶体管NE0、NO0是用于集中设定将被存储于锁存电路L0至L3中的数据的电路，锁存电路L0至L3的锁存节点NL0至NL3通过将晶体管设定为激活状态而被设定为H电平。即，可以一次全部地设定0-数据(程序数据)。根据控制信号LSE来控制用于集中设定连接到偶数位线BL0、BL2的锁存电路L0、L2的锁存数据的锁存数据设定晶体管NE0，并且根据控制信号LSO来控制用于集中设定连接到奇数位线BL1、BL3的锁存电路L1、L3的锁存数据的锁存数据设定晶体管NO0。如上所述，通过控制信号LSE和LSO，可以在偶数写电路30a、30c以及奇数写电路30b、30d中的锁存电路中单独设定0-数据(程序数据)。
N-沟道型晶体管NE1、NO1由检验判断电路41共同使用，并且它检测存储于锁存电路L0至L3中的数据，以便检测所有存储单元的阈值电压是否达到预定电压。
检验判断电路41是用于检测检验操作中完成了所有存储单元的写操作的电路，并且是基于控制信号NVR来控制的。以有线OR连接结构来设计连接到偶数位线BL0、BL2的写电路30a、30c的N-沟道型晶体管NE1以及检验判断电路41的P-沟道型晶体管PE2。在检验操作中，NVR信号被设定为L电平，并且当0-数据(程序数据)的偶数一位(even one bit)被存储于锁存电路L0、L2中时，即，锁存电路的一些节点NL0、NL2被设定为H电平，一些N-沟道型晶体管NE1被设定为导通状态，并且输出L电平的PASSE信号。当通过检验操作将锁存电路L0、L2的所有数据重新写入1-数据(擦除数据)时，即，锁存电路的所有节点NL0、NL2被设定为L电平时，所有N-沟道型晶体管NE1被设定为截止状态，从而输出H电平的PASSE信号。通过检测H电平的PASSE信号，能够检测到完成了偶数位线BL0、BL2的写操作。
同样地，以有线OR连接结构设计连接到奇数位线BL1、BL3的写电路30b、30d的N-沟道型晶体管NO1以及检验判断电路41的P-沟道型晶体管PO2。在检验操作中，NVR信号被设定为L电平，并且当0-数据(程序数据)的偶数一位被存储于锁存电路L1、L3中时，即，锁存电路的一些节点NL1、NL3被设定为H电平，一些N-沟道型晶体管NO1被设定为导通状态，并且输出L电平的PASSO信号。当通过检验操作将锁存电路L1、L3的所有数据重新写入1-数据(擦除数据)时，即，锁存电路的所有节点NL1、NL3被设定为L电平时，所有N-沟道型晶体管NO1被设定为截止状态，并且输出H电平的PASSO信号。通过检测H电平的PASSO信号，能够检测到完成了奇数位线BL1、BL3的写操作。如上所述，能够单独地检测偶数位线BL0、BL2的写操作和奇数位线BL1、BL3的写操作的完成。
下文将描述如此构造的非易失性半导体存储器器件的物理方格样式的写操作。
图9是示出根据本发明第二实施例的闪存(非易失性半导体存储器器件)的物理方格样式的写操作的流程图，并且图10示出了在本发明第二实施例的闪存(非易失性半导体存储器器件)的物理方格样式的写操作中的存储单元数据的转变、以及将要受到程序操作和检验操作的存储单元。图10仅示出了连接到字线WL0至WL3以及位线BL0至BL3的存储单元M00至M33。如图10(a)所示，执行写操作之前的存储单元阵列的全部数据是1-数据(擦除数据)。此处，物理方格样式的写数据是如图10(b)所示的方格式样式。
在图9中，从程序的开始直到页0和1的程序操作和同时检验操作的过程，即步骤S901到S905的操作与根据第一实施例的图5的步骤S501到S505的操作相同，因此省略对其的描述。而且，图10(c)到(e)中所示的存储单元数据的转变与图6(c)到(e)所示的相同。
在图9中，在执行页0和1的程序操作之后，执行页0和1的同时检验操作，并且判断是否完成了存储单元的程序操作(步骤S906)。如果在步骤S906判断没有完成页0和1的程序操作，则再次执行页0和1的程序操作和同时检验操作(步骤S903至S5906)。如果在步骤S906判断已经完成了页0程序操作和没有完成页1的程序操作，则执行程序操作没有完成的页1的程序操作和新页2的程序操作(步骤S907)。同样地，如果在步骤S906判断完成了页1的程序操作和仍没有完成页0的程序操作，则执行程序操作没有完成的页0的写操作和新页2的写操作(步骤S908)。而且，如果在步骤S906判断完成了页0和1的程序操作，则执行新页2和3的写操作(步骤S909)。
在下面的描述中，将描述完成了页0的程序操作和没有完成页1的程序操作的情况(步骤S907的页1和2的写操作)。为了执行新页2的写操作，对连接到完成了页0的写操作的偶数位线BL0、BL2的写电路30a、30c执行0-数据(程序数据)的数据锁存。这时，将没有完成程序操作的页1的写数据存储于连接到奇数位线BL1、BL3的写电路30b、30d中，从而它们保持不变。在完成数据锁存操作之后，选择字线WL1，仅偶数写电路30b、30d被设定为激活状态，随后执行页1的写操作。结果，如图10(f)所示，仅对连接到奇数位线BL1、BL3的存储单元M11、M13执行程序操作。
随后，选择字线WL2，仅偶数写电路30a、30c被设定为激活状态，随后执行页的写操作。结果，如图10(g)所示，仅对连接到偶数位线BL0、BL2的存储单元M20、M22执行程序操作。随后，同时选择字线WL1和WL2，将所有写电路30a至30d设定为激活状态，并且执行页1和2的同时检验操作。结果，假设完成了页1的存储单元的写操作，并且未完成页2的存储单元的写操作，如图10(h)所示。对没有完成写操作的页2以及新页3进行随后的写操作。
页2和3的写操作与如上所述的页1和2的写操作相同。对连接到完成了页1的写操作的奇数位线BL1、BL3的写电路30b、30d执行0-数据(程序数据)的数据锁存。这时，将未完成程序操作的页2的写数据存储于连接到偶数位线BL0、BL2的写电路30a、30c中，因此它们保持不变。
在完成数据锁存操作之后，如图10(i)所示，选择字线WL2，仅偶数写电路30a、30c被设定为激活状态，随后执行页2的写操作。接着，如图10(j)所示，选择字线WL3，奇数位线30b、30d被设定为激活状态，随后执行页3的写操作。随后，如图10(k)所示，同时选择字线WL2和WL3，所有写电路30a至30d被设定为激活状态，随后执行页2和3的同时检验操作。通过对所有字线执行上面的操作来对存储单元执行物理方格样式的写操作。
图11是根据本发明第二实施例的闪存(非易失性半导体存储器器件)的物理方格样式的写操作的时序图。下文将参考示出第一实施例的图7来描述与第一实施例的物理方格样式写操作的不同点。在第一和第二实施例中执行相同的写操作，直到页0和1的程序操作。此处，假设页0的存储单元M00、M02的阈值电压等于或小于1V，并且完成了其写操作，而页1的存储单元M11、M13的阈值电压等于或大于1V，并且没有完成其写操作。这样，在页0和1的同时检验操作结束时，将连接到偶数位线BL0、BL2的写电路30a、30c的锁存电路NL0、NL2重新写入1-数据(擦除数据)。即，节点NL0、NL2被设定为L电平。另一方面，连接到奇数位线BL1、BL3的写电路30b、30d的锁存电路L1、L3保持0-数据(程序数据)。即，节点NL1、NL3被设定为H电平。因此，偶数写电路30a、30c的所有N-沟道型晶体管NE1被设定为截止状态，并且输出H电平的PASSE信号。因此，可以检测到完成了连接到偶数位线BL0、BL2的写电路30a、30c的写操作，即，页0的写操作。另一方面，奇数写电路30b、30d的所有N-沟道型晶体管NO1被设定为导通状态，并且输出L电平的PASSO信号。因此，可以检测到未完成了连接到奇数位线BL1、BL3的写电路30b、30d的写操作，即，页1的写操作。
在完成了页0和1的同时检验操作之后，执行未完成写操作的页1的写操作以及新页2的写操作。为了将0-数据(程序数据)存储在完成了写操作的偶数写电路30a、30c的锁存电路中，将控制信号LSE设定为H电平。因此，将锁存电路L0、L2的节点NL0、NL2设定为H电平。在完成了数据锁存之后，执行页1和2的写操作。这是以与上述的页0和1的写操作相同的方式执行的，因此省略对其的描述。
当在页1和2的同时检验操作中输出L电平PASSE信号和H电平PASSO信号时，即，当未完成与页2的写电路对应的偶数写电路30a、30c的写操作，并且完成了与页1的写电路对应的奇数写电路30b、30d的写操作时，执行未完成写操作的页2的写操作以及新页3的写操作。为了将0-数据(程序数据)存储在完成了写操作的奇数写电路30b、30d的锁存电路L1、L3中，将控制信号LSO设定为H电平。因此，将锁存电路L1、L3的节点NL1、NL3设定为H电平。随后，执行页2和3的写操作。
在第二实施例中，如第一实施例的情况，执行基于对于连接到相邻字线的两页的程序操作和同时检验操作的写操作。然而，能够有效地进行实际的检查处理，以执行基于连接到彼此不相邻的字线的两页的程序操作和同时检验操作的写操作。
如上所述，根据本发明第二实施例的非易失性半导体存储器器件，当执行连接到偶数位线的第一组写电路和连接到奇数位线的第二组写电路中的任意一组的写操作时，将新页的写数据设定到完成写操作的组的写电路。因此，当完成了任一页的写操作时，不等待未完成写操作的页的写操作完成就可以执行下一页的写操作。因此，能够提高写操作的并行程度，并且可以增加写操作速度。具体而言，通过提供用于检测连接到偶数位线的写电路的写操作的完成的第一检测器和用于检测连接到奇数位线的写电路的写操作的完成的第二检测器，能够检测到完成了连接到偶数位线的写电路的写操作和/或连接到奇数位线的写电路的写操作，因此可以增加写操作的速度。
而且，提供用于一次全部地将写数据设定到连接到偶数位线的写电路的锁存数据设定器和用于一次全部地将写数据设定到奇数位线的锁存数据设定器，并且至少一个锁存数据设定器还可以被设定为激活状态或未激活状态，从而可以一次全部地单独或同时设定第一页的写数据和第二页的写数据，因此可以增加数据锁存操作速度。而且，当完成第一和第二页中的任一页的写操作时，下一页的写数据可以被设定到仅对于完成了写操作的页的写电路。因此，不等待未完成写操作的页的写操作的完成就能够执行下一页的写操作，因此能够进一步增加写操作速度。
(第三实施例)将参考图12至14来详细描述根据本发明第三实施例的闪存(非易失性半导体存储器器件)。
图12是示出第三实施例的闪存(非易失性半导体存储器器件)的存储单元阵列和写电路的结构图。在图12中，用相同的附图标记代表具有与如图8所示的第二实施例的组成元件相同功能的组成元件，并且省略对其的详细描述。图12与示出第二实施例的图8的不同点在放置具有不同结构的存储单元阵列11来代替存储单元阵列10，并且在存储单元阵列11与写电路30a至30d之间提供选择门25和单/多选择选择门驱动器26。
存储单元阵列11是NOR-型闪存阵列，存储单元M00至M315被放置于子位线SBL0至SBL15以及字线WL0至WL3的各个交叉点处。子位线SBL0至SBL15通过选择门25连接到主位线MBL0至MBL3。子位线SBL0至SBL3通过选择门25的晶体管SG0至SG3连接到公共主位线MBL0。同样地，子位线SBL4至SBL7通过选择门25的晶体管SG0至SG3连接到公共主位线MBL1，并且子位线SBL8至SBL11通过选择门25的晶体管SG0至SG3连接到公共主位线MBL2。子位线SBL12至SBL15通过选择门25的晶体管SG0至SG3连接到公共主位线MBL3。单/多选择选择门驱动器26驱动控制信号SS0至SS3以选择期望的选择门，并且连接指定的子位线和主位线。
写电路30a至30d分别连接到主位线MBL0至MBL3。每多条子位线放置写电路30a至30d。也就是说，写电路30a与子位线子位线SBL0至SBL3相连地放置，写电路30b与子位线子位线SBL4至SBL7相连地放置，写电路30c与子位线子位线SBL8至SBL11相连地放置，并且写电路30d与子位线子位线SBL12至SBL15相连地放置。当如上所述每多条位线放置仅一个写电路时，连接到一条字线的存储单元包括多页。例如，连接到字线WL0的存储单元包括以下四页通过选择选择门25的晶体管SG0而选择的页0的存储单元M00、M04、M08、M012，通过选择选择门25的晶体管SG1而选择的页1的存储单元M01、M05、M09、M013，通过选择选择门25的晶体管SG2而选择的页2的存储单元M02、M06、M010、M014，以及通过选择选择门25的晶体管SG3而选择的页3的存储单元M03、M07、M11、M015。
对于如此构造的非易失性半导体存储器器件，下文将描述逻辑方格样式的写操作。此处，逻辑方格样式被定义为这样一种样式其中每相邻位反转读出数据的逻辑值，并且每读出周期也反转相同位，例如，读出数据象55h→AAh→55h→AAh变化的一种样式。
图13是示出根据本发明第三实施例的闪存(非易失性半导体存储器器件)的逻辑方格样式的写操作的流程图，以及图14是示出根据本发明第三实施例的闪存(非易失性半导体存储器器件)的逻辑方格样式的写操作中的存储单元数据的转变，以及存储单元将要受到程序操作和检验操作的图。图14中仅示出了连接到字线WL0至ML3、子位线SBL0至SBL15的存储单元M00至M315。如图14(a)所示，在执行写操作之前的存储单元阵列的所有数据是1-数据(擦除数据)。此处，逻辑方格样式的写数据是如图14(b)所示的样式。对于这种写样式，每相邻位反转读出数据的逻辑值，并且每读出周期还反转相同位。
当开始写操作时(步骤S1301)，对放置于每条主位线的写电路30a至30d执行数据锁存操作(步骤S1302)。如在第二实施例的情况下，在所有写电路30a至30d中存储0-数据(程序数据)。在执行数据锁存操作之后，选择字线WL0和选择门25的晶体管SG0，并且执行对于连接到字线WL0并且由选择门25的晶体管SG0选择的页0的程序操作(步骤S1303)。此处，如在第二实施例的情况下，在仅设定连接到偶数主位线MBL0、MBL2的写电路30a、30c为激活状态的同时执行写操作，从而仅对连接到偶数主位线MBL0、MBL2的存储单元M01和M08执行程序操作，如图14(c)所示。
随后，执行连接到字线WL0并由选择门25的晶体管SG1选择的页1的程序操作(步骤1304)。此处，如在第二实施例的情况下，在仅设定连接到奇数主位线MBL1、MBL3的写电路30b、30d为激活状态的同时执行写操作，从而仅对连接到奇数主位线MBL1、MBL3的存储单元M05和M013执行程序操作，如图14(d)所示。
在完成页0和1的程序操作之后，所有写电路30a至30d被设定为激活状态，并且如图14(e)所示同时选择选择门25的晶体管SG0、SG1，从而执行页0和1的同时检验操作(步骤S1305)。此处，在同时选择两个选择门晶体管SG0、SG1的同时执行检验操作，因此检验每条主位线的存储单元的两个位。例如，对于主位线MBL0，同时选择存储单元M00、M01作为将被检验的存储单元。然而，由于写数据是逻辑方格样式，因此即使当选择存储单元的两个位时，存储单元的一个位也仅存储0-数据(程序数据)。因此，能够基于选择门晶体管SG0、SG1的同时选择来执行页0和1的同时检验操作。即，写电路30a执行页0的存储单元M00的检验操作，写电路30b执行页1的存储单元M05的检验操作，写电路30c执行页0的存储单元M08的检验操作，并且写电路30d执行页1的存储单元M013的检验操作。通过检验判断电路41来执行页0和1的同时检验操作的判断。(步骤S1306)如果在步骤S1306判断未完成对于页0和1的程序操作，则再次执行对于页0和1的程序操作和同时检验操作(步骤S1303至S1306)。如果在步骤S1306判断完成了页0的程序操作并未完成页1的程序操作，则未完成程序操作的页1和新页2受到写操作(步骤S1307)。同样地，如果在步骤S1306判断完成了页1的程序操作并未完成页0的程序操作，则未完成程序操作的页0和新页2受到写操作(步骤S1308)。而且，如果在步骤S1306判断完成了页0和1的程序操作，则执行对于新页2和3的写操作(步骤S1309)。通过重复这种操作，对所有存储单元执行逻辑方格样式的写操作。
如上所述，根据本发明第三实施例的非易失性半导体存储器器件，在连接到偶数主位线的第一组写电路和连接到奇数主位线的第二组写电路中的至少一组写电路可以被设定为激活状态或者未激活状态的结构中，通过对所有写电路执行写数据(0-数据)的数据锁存，然后选择第一选择门，并且仅将偶数写电路设定为激活状态以便对第一页执行写操作，然后选择第二选择门并且仅将奇数写电路设定为激活状态以对第二页执行写操作，并且随后同时选择第一和第二选择门并将所有写电路设定为激活状态以对第一和第二页执行同时检验操作，能够执行逻辑方格样式的写操作。所以，一个数据锁存操作能够执行第一和第二页两页的数据锁存操作，从而能够减少数据锁存频率。而且，通过仅一次检验操作就可以执行第一和第二页的同时检验操作，并且可以减少检验频率。因此，可以增加数据写操作速度。
而且，在第三实施例中，通过设定第一子位线和第二子位线受到程序操作和同时检验操作，因此它们彼此不相邻，在选择彼此不相邻的两条子位线的同时能够执行同时检验操作，并且检测子位线之间的短路，这是在检查处理中执行的逻辑方格样式的写的目的。因此，在检查处理中可以毫无疑问使用这一实施例。因此，可以增加数据写操作速度，并且可以缩短检查时间。
而且，在第三实施例中，当完成连接到偶数主位线的第一组写电路或者连接到奇数主位线的第二组写电路的写操作时，可以将新页的写数据设定到完成了写操作的组的写电路。因此，当完成任一页的写操作时，不用等待未完成写操作的页的写操作就可以执行下一页的写操作，从而可以提高写操作的并行程度，并且可以经一步增加写操作速度。
本发明不限于上述实施例，并且在不背离本发明的主旨的情况下可以做出各种修改。例如，通过使用非易失性半导体存储器器件的NOR型存储单元阵列来进行上述描述。然而，本发明可应用于存储单元阵列是NAND型、AND型等的情况中。而且，通过使用如图4、8和12所示构造的非易失性半导体存储器器件的写电路来进行上述描述。然而，本发明可应用于具有相同功能和不同结构(数据锁存操作、程序操作、检验操作)的写电路。
根据本发明的非易失性半导体存储器器件及其写方法，可以一次执行多页的数据锁存操作，并且在选择多条字线或者选择门并将所有写电路设定为激活状态的同时，还执行检验操作，从而可以对多页执行同时检验操作，并且可以减少数据锁存频率和检验频率，并且本发明也有效地用作非易失性半导体存储器器件及其写方法，因此可以执行物理方格样式、逻辑方格样式等的高速写。
权利要求
1.一种非易失性半导体存储器器件，包括存储单元阵列，其具有在多条字线和多条位线的各个交叉点处以矩阵形式排列的多个存储单元；写单元，其放置于每条位线上，用于执行向包括多个存储单元的页写入数据的批写操作；写单元激活状态设定器，用于将第一组写单元和第二组写单元中的至少一个设定为激活状态或未激活状态，所述第一组写单元用于执行将连接到偶数位线的第一组写操作到存储单元，所述第二组写单元用于执行将连接到奇数位线的第二组写操作到存储单元；和字线选择器，用于从多条字线中选择一条或两条字线。
2.如权利要求1所述的非易失性半导体存储器器件，其中所述写单元包括锁存电路，用于存储写数据；和位线连接电路，其将锁存电路连接到位线，并且转变为激活状态或未激活状态。
3.如权利要求1所述的非易失性半导体存储器器件，其中所述写数据是包括方格式样式的物理方格样式。
4.如权利要求1所述的非易失性半导体存储器器件，其中所述字线选择器选择彼此不相邻的字线。
5.一种非易失性半导体存储器器件，包括存储单元阵列，其具有在多条字线和多条子位线的各个交叉点处以矩阵形式排列的多个存储单元；多个选择门，用于将多条主位线连接到多条子位线；写单元，其放置于每条主位线上，用于执行向包括多个存储单元的页写入数据的批写操作；写单元激活状态设定器，用于将第一组写单元和第二组写单元中的至少一个设定为激活状态或未激活状态，所述第一组写单元用于执行将连接到偶数位线的第一组写操作到存储单元，所述第二组写单元用于执行将连接到奇数位线的第二组写操作到存储单元；和选择门选择器，用于从多个选择门中选择一个或两个选择门。
6.如权利要求5所述的非易失性半导体存储器器件，其中所述写单元包括锁存电路，用于存储写数据；和位线连接电路，其将锁存电路连接到位线，并且转变为激活状态或未激活状态。
7.如权利要求5所述的非易失性半导体存储器器件，其中所述写数据是逻辑方格样式，其中每相邻位反转读出数据的逻辑值，并且每读出周期反转相同位。
8.如权利要求5所述的非易失性半导体存储器器件，其中所述选择门选择器选择彼此不相邻的子位线。
9.如权利要求1或5所述的非易失性半导体存储器器件，还包括电压产生电路，用于持续地产生向第一组存储单元的写操作以及向第二组存储单元的写操作所需的电压。
10.如权利要求1或5所述的非易失性半导体存储器器件，还包括第一检测器，用于检测第一组的写操作的结束；第二检测器，用于检测第二组的写操作的结束；和写数据设定器，用于根据第一和第二检测器的输出，将新页的数据写入已经完成写操作的组的写单元。
11.如权利要求10所述的非易失性半导体存储器器件，其中第一检测器通过参考存储于第一组写单元的锁存电路中的数据来检测写操作的完成，并且第二检测器通过参考存储于第二组写单元的锁存电路中的数据来检测写操作的完成。
12.如权利要求1或5所述的非易失性半导体存储器器件，还包括第一写数据设定器，用于一次全部地将写数据设定到第一组写单元；第二写数据设定器，用于一次全部地将写数据设定到第二组写单元；和数据设定器激活状态设定器，用于将第一写数据设定器和第二写数据设定器中的至少一个设定为激活状态或未激活状态。
13.一种用于如权利要求1所述的非易失性半导体存储器器件的写方法，包括步骤设定第一字线和第一组写单元为激活状态，并且执行连接到第一字线的第一页的写操作；设定第二字线和第二组写单元为激活状态，并且执行连接到第二字线的第二页的写操作；和设定第一和第二字线以及第一和第二组写单元为激活状态，并且执行第一和第二页的检验操作。
14.一种用于如权利要求5所述的非易失性半导体存储器器件的写方法，包括设定第一选择门和第一组写单元为激活状态，并且执行连接到第一选择门的第一页的写操作；设定第二选择门和第二组写单元为激活状态，并且执行连接到第二选择门的第二页的写操作；和设定第一和第二选择门以及第一和第二组写单元为激活状态，并且执行第一和第二页的检验操作。
全文摘要
提供了一种能够增加在检查处理中执行的物理方格样式、逻辑方格样式等的写操作的速度的非易失性半导体存储器器件。根据控制信号TSE、TSO，将连接到偶数位线BL0、BL2的第一组写电路(30a、30c)和连接到奇数位线BL1、BL3的第二组写电路(30b、30d)分别控制为激活状态和未激活状态。通过对于第一页的程序操作、对于第二页的程序操作、以及第一和第二页的同时检验操作来执行物理方格样式的写操作，所述第一页的程序操作是在第一字线和第一组写电路被设定为激活状态时执行的，所述第二页的程序操作是在第二字线和第二组写电路被设定为激活状态时执行的，所述第一和第二页的同时检验操作是在第一和第二字线以及所有写电路被设定为激活状态时执行的。
文档编号G11C16/06GK1674157SQ20051005910
公开日2005年9月28日 申请日期2005年3月22日 优先权日2004年3月22日
发明者河野和幸 申请人:松下电器产业株式会社