移位寄存器单元及其驱动方法、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]现有的移位寄存器单元在采用JUST驱动方式，随着输出TFT (Thin FilmTransistor，薄膜晶体管)的输入(即第η时钟信号CLKn的输出，η为1、2、3或4)，会发生栅极驱动信号Coupling noise (耦合噪声)，即随着TFT的劣化所致的Vth shift (阈值漂移)所产生的异常信号而发生错误多输出栅极驱动信号，从而导致可靠性不良的问题。
[0003]其中，JUST驱动方式是指输入移位寄存器单元的第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3和CLK4是依次输出高电平的，即一个时钟信号结束的瞬间立即让下一个时钟信号进来调整信号周期及间隔。Coupling noise(耦合噪声)是指担当驱动的CLKn输入导致不希望发生的错误多栅极驱动信号输出。随着现有的移位寄存器单元防止多栅极驱动信号输出的控制下拉节点的电位的TFT随着驱动电压及驱动时间发生热化现象从而产生不良问题发生，如此随着时钟信号驱动时间越长，上述不良问题发生时间越快，将会导致应用现有的移位寄存单元的显示面板长时间驱动时显示画面会闪烁的问题。
【发明内容】
[0004]本发明的主要目的在于提供一种移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，以解决现有技术中采用依次输出高电平的多个时钟信号并用于驱动的时钟信号导致的错误的多输出的问题。
[0005]为了达到上述目的，本发明提供了一种移位寄存器单元，包括第N级栅极驱动信号输出端和第N级进位信号输出端，所述移位寄存器单元还包括:
[0006]存储电容，第一端与上拉节点连接，第二端与所述第N级栅极驱动信号输出端连接;
[0007]栅极驱动信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第N级栅极驱动信号输出端输出第η时钟信号，当下拉节点的电位为高电平或第Ν+3级进位信号输出端输出高电平时控制所述第Ν级栅极驱动信号输出端输出低电平#为正整数；当~不能被4整除时，η为N除以4的余数；当Ν能被4整除时，η等于4 ；
[0008]进位信号输出模块，用于当所述上拉节点的电位为高电平时控制所述第Ν级进位信号输出端输出所述第η时钟信号，当下拉节点的电位为高电平时控制所述第Ν级进位信号输出端输出低电平；
[0009]上拉节点控制模块，用于当第Ν-1级栅极驱动信号输出端输出高电平时控制所述上拉节点的电位为高电平，当所述下拉节点的电位为高电平、第m时钟信号的电位为高电平或第N+3级进位信号输出端输出高电平时控制所述上拉节点接入低电平；当n+2不能被4整除时，m为n+2除以4的余数；当n+2能被4整除时，m等于4 ；
[0010]下拉节点控制模块，用于当所述上拉节点的电位为高电平、所述第N-1级栅极驱动信号输出高电平或所述第η时钟信号的电位为高电平时控制所述下拉节点接入低电平，当第Ρ时钟信号的电位为高电平时控制所述下拉节点的电位为高电平；当n+3不能被4整除时，P为n+3除以4的余数；当n+3能被4整除时，ρ等于4 ；
[0011]在所述第η时钟信号的上升沿对应的时间，所述第ρ时钟信号的电位为高电平。
[0012]实施时，所述第η时钟信号的占空比、所述第m时钟信号的占空比和所述第ρ时钟信号的占空比都为1/3;
[0013]所述第η时钟信号的周期、所述第m时钟信号的周期和所述第ρ时钟信号的周期都为Τ ；
[0014]第m时钟信号比第η时钟信号延迟0.5Τ ；
[0015]第ρ时钟信号比第η时钟信号延迟0.75Τ。
[0016]实施时，所述下拉节点控制模块包括:
[0017]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点连接，第二极接入低电平；
[0018]第二下拉节点控制晶体管，栅极与所述第Ν-1级栅极驱动信号输出端连接，第一极与所述下拉节点连接，第二极接入低电平；
[0019]第三下拉节点控制晶体管，栅极接入所述第η时钟信号，第一极与所述下拉节点连接，第二极接入低电平；以及，
[0020]第一复位晶体管，栅极和第一极接入所述第ρ时钟信号，第二极与所述下拉节点连接。
[0021 ] 实施时，所述上拉节点控制模块包括:
[0022]输入晶体管，栅极和第一极都与所述第Ν-1级栅极驱动信号输出端连接，第二极与所述上拉节点连接；
[0023]上拉节点控制晶体管，栅极与所述下拉节点连接，第一极与所述上拉节点连接，第二极接入低电平；
[0024]第二复位晶体管，栅极接入第m时钟信号，第一极与所述上拉节点连接，第二极接入低电平；以及，
[0025]第三复位晶体管，栅极与所述第N+3级进位信号输出端连接，第一极与所述上拉节点连接，第二极接入低电平。
[0026]实施时，所述栅极驱动信号输出模块包括:
[0027]输出上拉晶体管，栅极与所述上拉节点连接，第一极接入第η时钟信号，第二极与所述第Ν栅极驱动信号输出端连接；
[0028]输出下拉晶体管，栅极与所述下拉节点连接，第一极与所述第Ν栅极驱动信号输出端连接，第二极接入低电平；以及，
[0029]第四复位晶体管，栅极与第Ν+3级进位信号输出端连接，第一极与所述第Ν级栅极驱动信号输出端连接，第二极接入低电平。
[0030]实施时，所述进位信号输出模块包括:
[0031]进位上拉晶体管，栅极与所述上拉节点连接，第一极接入所述第η时钟信号，第二极与所述第Ν级进位信号输出端连接；以及，
[0032]进位下拉晶体管，栅极与所述下拉节点连接，第一极与所述第N级进位信号输出端连接，第二极接入低电平。
[0033]实施时，所述第一下拉节点控制晶体管、所述第二下拉节点控制晶体管、所述第三下拉节点控制晶体管、所述第一复位晶体管、所述输入晶体管、所述上拉节点控制晶体管、所述第二复位晶体管、所述第三复位晶体管、所述输出上拉晶体管、所述输出下拉晶体管、所述第四复位晶体管、所述进位上拉晶体管和所述进位下拉晶体管都为η型晶体管。
[0034]本发明还提供了一种移位寄存器单元的驱动方法，应用于上述的移位寄存器单元，所述驱动方法包括:
[0035]在第η时钟信号的上升沿对应的时间，控制第ρ时钟信号的电位为高电平，以控制下拉节点的电位为高电平，从而对第Ν级栅极驱动信号输出端进行复位；
[0036]Ν是正整数；
[0037]当Ν不能被4整除时，η为Ν除以4的余数；当Ν能被4整除时，η等于4 ;
[0038]当n+3不能被4整除时，ρ为n+3除以4的余数；当n+3能被4整除时，ρ等于4。
[0039]实施时，，所述驱动方法还包括:
[0040]当第Ν+3级进位信号输出端输出高电平时，控制对上拉节点和第Ν级栅极驱动信号输出端进行复位。
[0041]本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元。
[0042]本发明还提供了一种显示装置，包括上述的栅极驱动电路。
[0043]与现有技术相同，本发明所述的移位寄存器单元及其驱动方法、栅极驱动电路和显示装置，通过设定在所述第η时钟信号的上升沿对应的时间，第ρ时钟信号的电位为高电平，以实现在可能多输出的时间(即CLKn为高电平时)通过第ρ时钟信号的电位为高电平来控制下拉节点ro的电位为高电平，实现对本级栅极驱动信号输出端的复位，保证不会存在多输出。
【附图说明】
[0044]图1是本发明实施例所述的移位寄存器单元的结构框图；
[0045]图2是第一时钟信号CLK1、第二时钟信号CLK2、第三时钟信号CLK3、第四时钟信号CLK4的时序图；
[0046]图3是本发明所述的移位寄存器单元的一具体实施例的电路图；
[0047]图4是本发明如图3所示的移位寄存器单元的具体实施例的工作时序图。
【具体实施方式】
[0048]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0049]如图1所示，本发明实施例所述的移位寄存器单元包括第N级栅极驱动信号输出端Gout (N)和第N级进位信号输出端Cout (N)，所述移位寄存器单元还包括:
[0050]存储电容C1，第一端与上拉节点PU连接，第二端与所述第N级栅极驱动信号输出端Gout (N)连接；
[0051]栅极驱动信号输出模块11，用于当所述上拉节点PU的电位为高电平时控制所述第Ν级栅极驱动信号输出端Gout (N)输出第η时钟信号CLKn，当下拉节点的电位为高电平或第N+3级进位信号输出端Cout (N+3)输出高电平时控制所述第N级栅极驱动信号输出端Gout (N)输出低电平VGL ；N为正整数；当N不能被4整除时，η为N除以4的余数；当Ν能被4整除时，η等于4 ；
[0052]进位信号输出模块12，