专利名称：多模式多级的充电泵的制作方法
技术领域：
本发明涉及充电泵电路，其包含使用于具有多模式操作的集成电路的充电泵电路。
背景技术：
充电泵使用于集成电路设计，以提供高于集成电路可利用的供应电位的负电压及正电压。在某些集成电路中，需要一个以上的充电泵以适合于集成电路上的不同模式的操作，或适合于集成电路上的不同电路模块。在集成电路上的充电泵适合于特定模式的操作或电路模块，以使充电泵的性能符合以诸如输出电压电平、输出电流电平与反应性的这些参数被驱动的负载的需求。
举例而言，在包含闪存的集成电路装置中，在一读取模式期间可使用一第一充电泵，而在一编程或擦除模式期间可使用一第二充电泵。在读取模式期间所使用的充电泵，是将连接至字符线驱动器并具有一相当高电容负载的一个输出节点维持于高于供应电位的相当小增量且必须支持快速反应时间的电压(一般是4至5伏特)。在编程或擦除模式期间所使用的充电泵提供相当高的电压(一般是7至10伏特)，其应尽可能一致，以便维持遍及整个存储器阵列的一致的编程或擦除性能。
充电泵常以串联配置的多级来实施，其中各级提供一个电压升压的增量。因此，高电压的充电泵的串联级数常比低电压的充电泵的串联级数来得多。经由研究可知，藉由选择性地增加或减少操作中的级数，多级的充电泵中串联的数级可用以提供高电压与低电压模式。另外，多级的充电泵可以是对供应电位的改变、提供来驱动充电泵的时钟频率的改变、以及由充电泵所驱动的负载的改变是很敏感的。因此，已经发展数种技术以补偿这些改变。代表性的多级的充电泵技术披露于美国专利第5,781,473号、美国专利第5,801,987号、美国专利第6,486,728号以及我们本身所取得的美国专利第6,573,780号。
一种具有多模式的集成电路的现有技术构造示于图1中。图1的集成电路包含一非易失性存储器阵列10，其包含在方块11中具有对应组的字符线驱动器的一字符线译码器、一行译码器12、及一对应组的行选通门13。一第一充电泵14(读取)是在读取模式期间使用，而一第二充电泵25是在编程与擦除模式期间使用。
第一充电泵14的输出耦接至一读取调整器15，并驱动一字符线电源节点AVX，其具有相当的负载电容，以节点AVX上的电容符号17表示。漏电流允许负载电容17上的电压以随着集成电路的温度改变的速率降低。第一充电泵14被四相时钟18所驱动，四相时钟18是由一读取电平检测器19所回授控制。四相时钟18是由将时钟致能或禁能的一控制逻辑块20所控制。第一充电泵对应一″慢时钟(slow clock)″21而受到对应于输入地址的一地址转变检测ATD系统22所致能。″慢时钟″21操作以在低的读取活动之间隔期间定期地致能第一充电泵14，藉以维持节点AVX的电压，以使集成电路快速地反应读取事件。ATD系统22是在读取事件期间基于输入地址的转变是主动的，并在主动使用的周期期间维持节点AVX上的电压于期望读取电位。
第二充电泵25的输出(编程/擦除)耦接至一编程/擦除模式调整器26，并在编程与擦除模式期间驱动一位线电源节点VPP，其在编程或擦除操作期间经由行选通门13耦接至阵列中。由第二充电泵25所驱动的负载电容并未显示于图中。然而，为了更一致的编程与擦除结果，理想上是可使电源节点VPP在编程与擦除操作期间具有一致的电压电平。另外，在读取模式期间，电源节点VPP典型地被以高于字符线电源节点AVX的电压驱动。
第二充电泵25由一第二种四相时钟27所驱动，第二种四相时钟27是由一编程与擦除电平检测器28所回授控制。第二充电泵25与第二种四相时钟27适合于编程与擦除模式，藉以具有需要符合系统规格而以不同的时钟频率操作的不同数目的充电泵级。于此例子的第二充电泵是在为存储器阵列10执行编程与擦除算法期间由一状态机29致能。状态机29对应一命令译码器30而被管理，一般是对应于数据总线31上的数据信号及被施加至芯片的其它控制信号。
如图1所示，具有一个以上的操作模式并需要数个充电泵以供多模式用的类似闪存装置的现有技术集成电路，一般是需要以支持时钟与其它逻辑的一个以上的充电泵电路。充电泵是相当大的电路，在集成电路上占空间的电容器与其它组件。
理想上是可以提供让多模式电路用的充电泵技术，其节省在一集成电路上的空间并改善集成电路的操作效率。
发明内容
本发明提供一种多模式充电泵电路，其包含对应于一组时钟信号的具有单一充电泵的数个实施例。多模式充电泵的实施例包含多级，其利用电路以在第一模式期间将所有级设成串联以便产生较高电压输出，并在第二模式期间将多级的子集设成串联同时禁能其它级，以便产生较低的电压输出，同时于这两种模式下维持高充电泵效率。
说明于此的多模式充电泵的实施例包含一预充电电路，其耦接到至少一对应级，并可于第一模式下以将较高的电压从前级至多模式充电泵中的相对应的级的传送予以致能的方式操作，且可于第二模式下以下述方式操作藉由譬如使用具有连接至一供应电位电源的一漏极且将低电压施加至其栅极的一PMOS晶体管，来耦接输入供应电位至相对应的级而没有显著的电压损失，并将较高的电压从前级至相对应的级的传送予以禁能。于此上下文的显著的电压损失类似于从线性模式操作的晶体管的阈值降低的电压损失。
说明于此的预充电电路包含一第一PMOS晶体管，其具有耦接至一供应电位电源的一源极接点、耦接至供应源节点的一漏极接点、以及一栅极；一第二PMOS晶体管，其具有耦接至电源节点的一源极接点、耦接至第一PMOS晶体管的栅极的一漏极接点、以及耦接至一控制节点的一栅极；以及一NMOS晶体管，其具有耦接至一参考供应源的一源极接点、耦接至第一PMOS晶体管的栅极的一漏极接点、以及耦接至控制节点的一栅极。当控制节点位于高电位时，第一PMOS晶体管的栅极受到低电压偏压，并传送供应电位至供应源节点而没有显著的电压损失。
在多模式充电泵的实施例中所提供的电路，用以于一第一模式提供一组具有可变频率的时钟信号，其频率为一第一供应电位与温度的函数，并于一第二模式下提供具有可变频率的时钟信号，其频率为一第二供应电位与温度的函数。在一例子中，第一函数对供应电位的改变呈一逆反关系且对于温度的改变相当不敏感，而第二函数对于温度的改变具有一直接关系且对供应电位的改变相当不敏感。
说明于此的充电泵设备包含多级，该多级包含一第一级、一最终级、以及串联配置在第一与最终级之间的一个或多个中间级。每个级包含一供应源节点、一输出节点与一通门。通门配置成用以在供应源节点处于较高电压时将供应源节点耦接至输出节点，并用以在输出节点处于较高电压时阻挡电荷从输出节点回流至供应源节点。第一级的供应源节点耦接至一电源电压。中间级的各个供应源节点耦接至在多级中的各前级的输出节点。在多级中的最终级的供应源节点耦接至其前级的输出节点，而其输出节点一般经由一电压调节器耦接至所欲由充电泵驱动的一负载。第一多个充电升压电路耦接至在多级中的中间级与最终级的供应源节点。另外，第二多个充电升压电路耦接至第一级、中间级与最终级的通门。
具有如上所述的第一与第二状态的一个或多个预充电电路分别耦接至一个或多个中间级与最终级的供应源节点。预充电电路被利用以设计多个充电泵级，所采用的方法是施加使预充电电路耦接至对应的中间级以进入第二状态，同时使导致预充电电路耦接至后级以进入第一状态的控制信号。依此方式，于第二状态下耦接至预充电电路的中间级变成供充电泵用的输入级，且能经由譬如一晶体管接收一供应电位作为输入而实质上没有压降。
一时钟源提供多个时钟信号至第一与第二多个充电升压电路。多个时钟信号的频率在一第一模式期间依据一第一函数改变，而在一第二模式依据一第二函数改变，如上所述。集成电路上亦包含提供控制信号至一个或多个预充电电路与时钟源的电路。
说明于此的技术提供可设计成在多模式环境下操作的充电泵技术，这些多模式环境包含于不同模式下使用不同时钟以及于不同模式下使用不同数目的充电泵级。充电泵技术因此允许最佳化的功率效率以及在具有多重充电泵模式的单一集成电路上所需要的电容器的数目的减少。
说明于此的充电泵技术系适合于闪存，包含浮动栅存储器技术与类似氮化层只读存储器的其它充电储存技术。闪存装置一般具有读取与备用模式及编程或擦除模式。读取与备用模式需要在遍及宽广温度范围的快速反应时间，但需要相对较低的充电泵输出电压。编程或擦除模式需要较高的充电泵输出电压与对于改变的电源电压呈现一致的输出，而改变的电源电压是供编程与擦除操作用，例如信道热电子注入与频带至频带的隧道型感应生成热电洞注入。说明于此的充电泵技术适合使用单一充电泵来提供这些模式的操作，藉以节省集成电路上所占的面积并提供更有效的功率操作。
为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
图1为一种现有技术的包含两个充电泵的闪存装置的方块图。
图2为包含如说明于此的共享充电泵技术的闪存装置的方块图。
图3为供说明于此的充电泵技术的实施例用的时钟源的简图。
图4显示适合使用于说明于此的共享充电泵构造中的多级的充电泵。
图5显示与图4的多级的充电泵结合使用的控制电路。
图6为使用于图4的多级的充电泵的预充电电路的晶体管电平图。
图7显示适合驱动图4的多级的充电泵的多个时钟信号。
第8-10图显示用以依据供应电位与温度的函数产生一时钟信号的代表电路。
图11显示用以基于第8-10图的电路所产生的时钟信号来产生多个非重迭时钟信号的电路。
图12显示使用来取代第9与10图的逻辑的输出逻辑，用以于一种技术的实施例中产生一读取与备用模式时钟。
图13为显示使用图12的电路的备用模式的操作的时序图。
图14显示适合与第8-10图的电路一起使用的电流镜参考接脚(leg)与频率控制电路，用以产生具有一频率的一时钟信号，此频率为随着具有对电源电压的改变呈逆反关系并相对独立于温度的改变的函数。
图15显示适合与图8与图12的电路一起使用的电流镜参考接脚与频率控制电路，用以产生具有一频率的一时钟信号，此频率为随着具有对温度的改变呈直接关系且相对独立于电源电压的改变的函数。
图16显示适合与图2的双模式的充电泵一起使用的一输出电平检测器。
图17显示一种供一时钟信号用的替代时钟产生器，此时钟信号为随着相对独立于电源电压的改变的函数。
图18显示供一时钟信号用的一替代时钟产生器，此时钟信号为随着对电源电压的改变呈逆反关系的函数。
图19显示用以将第17与18图的时钟产生器的时钟信号转换成适合驱动图4的多级的充电泵的四相时钟的逻辑。
附图符号说明10～存储器阵列11～方块12～行译码器13～行选通门14～第一充电泵15～读取调整器17～负载电容18～四相时钟19～读取电平检测器20～控制逻辑块21～慢时钟22～ATD系统25～第二充电泵26～编程/擦除模式调整器27～第二种四相时钟28～编程、擦除电平检测器29～状态机30～命令译码器31～数据总线50～充电泵51～电平检测器52～第一读取时钟53～第二编程/擦除时钟54～时钟多任务器62～第一种四相时钟产生器63～第二种四相时钟产生器64～时钟缓冲器100～节点
101～105～级110～晶体管111～晶体管122～125～电容器131～135～电容器142～145～预充电电路151-155～级180～NOR门181～反相器200～节点201～节点800～电流镜参考接脚801～第一接脚802～第二接脚803～第三接脚804～第四接脚805～频率电压控制电路820～反相器821～反相器900～反相器901～反相器902～NAND门903～NAND门904-911～反相器920～NOR门921、922～反相器923～NOR门924～延迟电路925～NOR门926～延迟电路927～930～反相器
940～NOR门941、942～反相器943、945～NOR门944、946～延迟电路947～950～反相器1000、1001～反相器1002、1003～NAND门1004～1009～反相器1010～脉冲产生器1011～NAND门1020～1024～反相器1300～脉冲1301～痕迹1400～参考接脚1401～节点1402～差动放大器1403～节点1405～反相器1406～节点1407～反相器1408～反相器1410～节点1411～稳定电容器1412～节点1423～电阻1500～参考接脚1501～节点1502～电阻1503～1505～节点1506～NAND门1507、1508～晶体管1510～NOR门
1511～延迟电路1512、1515～反相器1516～节点1517、1518～反相器1520～电容器1600～比较器1601～节点1602～稳定参考电压1603、1604～传输门1605～反相器1606～晶体管1610～OR门1700～参考接脚1701、1702～输出接脚1703～1705～晶体管1706～电阻1707、1708～晶体管1709～反相器1710～电阻1711、1712～晶体管1720～1722～晶体管1723～电容器1725～1727～晶体管1728～电容器1730、1731～反相器1732、1733～NAND门1734、1735～反相器1740、1741～晶体管1750、1751～晶体管1800～参考接脚1801、1802～输出接脚1803～1805～晶体管
1806～电阻1807、1808～NMOS晶体管1809～反相器1810～运算放大器1811、1812～电阻1813～晶体管1900、1901-NOR门1902～反相器1903～NOR门1904～延迟电路1905～NAND门1906～反相器1907～反相器1908～延迟电路1909～NAND门1910～反相器1911～延迟电路1912～NAND门1913～反相器1920～NOR门1921～NOR门1922～反相器1923～NOR门1924～延迟电路1925～NAND门1926～反相器1927～反相器1928～延迟电路1929～NAND门1930～反相器1931～延迟电路1932～NAND门1933～反相器
具体实施例方式
以下参考图2至19来提供所披露的技术的实施例的详细说明。
图2显示具有多模式的集成电路以及高效率多模式充电泵的实施例，其可对照显示于图1的现有技术，其中类似的参考数字对应至类似的电路而不再说明。于图2的本实施例中，单一的充电泵50的输出耦接至读取调整器15与编程/擦除模式调整器26两者，以取代图1的第一泵14与第二充电泵25。另外，单一的电平检测器51为两种操作模式提供回授。供充电泵50用的一时钟源包含一第一读取时钟52、一第二编程/擦除时钟53及一时钟多任务器54，时钟多任务器54可操作以将第一读取时钟的输出或第二编程/擦除时钟53的输出耦接至充电泵50。在图2中实施多模式充电泵的电路的操作更有效率，并于集成电路上利用比现有技术装置较小的面积。
图3显示供一时钟源用的简单构造，此时钟源于一第一模式下提供多个时钟信号，在一第一模式下的时钟信号的频率改变为随着具有对供应电位的改变呈逆反关系的函数，此时钟源于一第二模式下提供的时钟信号的频率随着具有对温度的改变呈直接关系的函数改变。因此，一第一种四相时钟产生器62与一第二种四相时钟产生器63产生各组的四相时钟。时钟产生器62与时钟产生器63的输出被施加至一时钟缓冲器64，其对应控制信号VP5ON与VP7ON进行切换，以输出用以在例如参考图4所说明的多级的充电泵中控制升压的多个时钟信号。在数个实施例的技术中，时钟产生器62是由控制信号VP5ON致能，而时钟产生器63是由控制信号VP7ON致能。因此，在一第一模式下，时钟产生器63的(VP7ON)输出是由时钟缓冲器64施加成为多个时钟信号，用以控制包含四相泵时钟P[1:4]与P[1:4]_VP5的充电泵，其中四相泵时钟P[1:4]如图4所示地耦接至充电泵的最终级与最终两个中间级，而P[1:4]_VP5如图4所示地耦接至充电泵的输入级与第一中间级。在一第二模式下，时钟产生器62的(VP5ON)输出是由时钟缓冲器64施加，用以控制包含四相泵时钟P[1:4]的充电泵，其中四相泵时钟P[1:4]如图4所示地耦接至充电泵的最终级与最终两个中间级，而四相时钟P[1:4]_VP5关闭。
图4显示一种代表性的四相充电泵，其包含串联配置的第一多级及串联配置的第二多级，第一多级驱动在输出节点100上的输出电压，而第二多级驱动输出节点100上的输出电压。其它实施例包含单一的串联配置的多级。
于此例子中的第一多级包含一第一级101、一最终级105，及三个中间级102、103、104。每个级包含一供应源节点、一输出节点及在供应源节点与输出节点之间的一通门(pass gate)。举例而言，第一级101具有一供应源节点，其耦接至供应电位VDD的一电源。第一级101的通门包含三阱(triple well)晶体管110，其漏极耦接至供应源节点，并耦接至晶体管110的p-阱与隔离n-阱。三阱晶体管110的栅极耦接至第一级101的输出节点。第一级101的通门亦包含三阱晶体管111，其漏极耦接至供应源节点，并耦接至晶体管111的p-阱与隔离n-阱。三阱晶体管111的栅极耦接至三阱晶体管110的源极。三阱晶体管111的源极耦接至第一级101的输出节点。在每一级102-105的通门是由两个三阱晶体管所组成，这两个三阱晶体管的设计成类似在充电泵的输入级中的三阱晶体管110与三阱晶体管111，如图4所示。
包含电容器122、123、124、125的第一多个充电升压电路耦接至中间级102-104与最终级105中的供应源节点。包含电容器131、132、133、134、135的第二多个充电升压电路分别耦接至在每一级101-105、在第一级101中的三阱晶体管111的栅极，且同样在每一个后级的通门。来自显示于图3的时钟源的四相时钟信号如所显示地配置，其中P2_VP5耦接至电容器131，P4_VP5耦接至电容器132，P2耦接至电容器133，P4耦接至电容器134，而P2耦接至电容器135。另外，P3_VP5耦接至电容器122，P1_VP5耦接至电容器123，P3耦接至电容器124，而P1耦接至电容器125。
多个预充电电路(PREC)142-145耦接至中间级102、103、104与最终级105的供应源节点。预充电电路142-145由指示VP7ON被断定的控制信号VP7ENB，以及指示VP5ON或VP7ON被断定的VP75ENB所控制。用以产生控制信号VP7ENB与VP75ENB的逻辑电路的一例示于图5，其包含NOR门180与一反相器181。信号VP5ON与VP7ON被施加作为NOR门180的输入。NOR门180的输出为信号VP75ENB。信号VP7ON被施加作为反相器181的输入，而反相器181的输出为控制信号VP7ENB。
多个预充电电路142-145包含具有一第一状态与一第二状态的电路，第一状态避免供应源节点大幅下降至供应电位以下，并允许供应源节点对应泵时钟/电容器而于VDD之上的电平变动，还藉以执行一预充电与箝位功能。第二状态将供应源节点耦接至供应电位VDD的电源，藉以将相对应的级与前级予以解耦接(断开)。因此，控制电路提供时钟与控制信号，用以使多级101-105以于所有级被致能的一第一模式下操作，而预充电电路142-145在第一状态下充当标准预充电/箝位电路。控制电路亦提供时钟与控制信号，用以使多级以一第二模式操作，于第二模式中，级103的供应源节点经由预充电电路143而耦接至供应电位VDD的电源，藉以将前级101与102予以禁能，并将级103、104与105予以致能。
图4的充电泵包含一第二多级151-155，其与第一多级101-105平行配置。此电路以相同的方式设计，而最终级105与155的输出节点于节点100耦接在一起。然而，第二多级151-155以一步反相(one step out-off-phase)的方式耦接至四相时钟，如以减少输出电压的变动并增加节点100上的输出电流的方式来显示。
适合使用于图4的系统的预充电电路的实施例示于图6。预充电电路包含一第一PMOS晶体管M0、一第二PMOS晶体管M1及一NMOS晶体管M2。第一PMOS晶体管M0的源极耦接至一供应电位VDD的电源。第一PMOS晶体管M0的漏极与n-阱耦接至节点200，节点200耦接至充电泵中的相对应的级的供应源节点。第二PMOS晶体管M1的源极与n-阱耦接至第一PMOS晶体管M0的漏极及节点200。第二PMOS晶体管M1的漏极耦接至第一PMOS晶体管M0的栅极。NMOS晶体管M2的漏极耦接至第二PMOS晶体管M1的漏极及第一PMOS晶体管M0的栅极。NMOS晶体管M2的源极接地。第二PMOS晶体管M1与NMOS晶体管M2的栅极一起耦接至节点201，节点201接收供预充电电路用的控制信号(在图4的电路中的VP75ENB与VP7ENB的其中一个)。在操作时，当节点201上的控制信号是高值时，第一PMOS晶体管M0的栅极为低值以导通晶体管M0，藉以将供应电位VDD的电源耦接至输出节点200而没有阈值降低或其它显著的电压损失。依此方式，供应电位VDD被施加至充电泵的相对应的级。当节点201上的控制信号A是低值时，第二PMOS晶体管M1导通，藉以将输出节点200上的电压0耦接至第一PMOS晶体管M0的栅极。于此情况下，预充电电路作为一预充电箝位器，以于输出节点200下降至供应电位VDD以下时导通第一PMOS晶体管M0。然而，在操作期间，耦接至预充电电路上的节点200的泵节点(例如图4的晶体管111的源极)将高于VDD，以使PMOS晶体管M0不导通，且并不影响充电泵的操作。
图7显示一时钟信号CLK与对应时钟信号所产生的一组四相时钟信号P[1:4]，其因而具有藉由时钟信号CLK的频率的改变而调整的频率。四相时钟信号P[1:4]利用非重迭的转变来实施，并配置成用以导致充电泵中的多级升压充电于供应源节点上，并以将充电泵的输出节点上的输出电压维持于提升电平的顺序来将电荷传送至输出节点。藉由调整时钟信号CLK的频率，可调整充电泵的负载线，其中较高频率导致更多电流流经多级，而较低频率导致较少电流。
用以产生时钟信号CLK与四相时钟信号P[1:4]的一时钟源的代表性实施例参考图8-15作说明，其中图8-10显示可调整的时钟的一基本电路。在图8中显示用以控制时钟的频率的电路，其包含供一电流镜电路用的一参考接脚800，其具有四个输出接脚801-804。一频率控制电压由电路805产生，并可被使用以满足一供应电位与温度的函数，更详细地说明于下。以下参考图14与15说明代表参考接脚800与频率控制电压电路805。
输出接脚801包含串联的PMOS晶体管MX1与MY1及NMOS晶体管MZ1，其驱动具电容器设计(被构成为电容器)的PMOS晶体管MC1，晶体管MC1具有耦接至一供应电位VDD的电源的源极与漏极以及耦接至晶体管MZ1的源极的一栅极。在晶体管MZ1的源极与具电容器设计的晶体管MC1的栅极之间的节点VD1是藉由使用耦接至回授信号CKB(参见图9)的栅极的NMOS晶体管MV1，并使用具有耦接至控制信号ENB(参见图10)的栅极的NMOS晶体管MW1而被预先设定至接地电位。这导致节点VU1同样被预先设定成靠近接地电位。在第一接脚801的电流流动是由具有耦接至回授信号CKB的栅极的晶体管MX1致能。晶体管MV1的栅极耦接至电流镜参考接脚800。在操作时，当CKB或ENB是高值时，节点VD1与VU1被预先设定成靠近接地电位。当CKB是低时，电流在接脚中的流动，而当ENB是低值时，电流对具电容器设计的晶体管MC1进行充电。这可导致节点VD1的电压增加。当VD1相对于MZ1的栅极的电压是足够高以断开晶体管MZ1时，节点VU1上的电压快速地提升至供应电位。节点VU1上的电压被施加至显示于图9的一反相器900，并操作以控制输出时钟信号CLK的时序，如下所述。
输出接脚802包含串联的PMOS晶体管MX2与MY2及NMOS晶体管MZ2，用以驱动一具电容器设计的晶体管MC2。在晶体管MZ2的源极与具电容器设计的晶体管MC2的栅极之间的节点VD2，藉由使用具有耦接至回授信号CK(参见图9)的栅极的NMOS晶体管MV2，并使用具有耦接至控制信号ENB(参见图10)的栅极的NMOS晶体管MW2而被预先设定成接地电位。这可导致节点VU2同样被预先成设定靠近接地电位。第二接脚802的电流流动是由晶体管MX2致能，晶体管MX2的栅极耦接至回授信号CK。晶体管MV2的栅极耦接至电流镜参考接脚800。除了相对于回授信号CK与CKB反相180度以外，输出接脚802以与输出接脚801相同的方式操作。节点VU2上的电压被施加至如图9所示的一反相器901，并操作以控制输出时钟信号CLK的时序。
输出接脚803包含串联的PMOS晶体管MX5与MY5及NMOS晶体管MZ5，以驱动一具电容器设计的晶体管MC5。在晶体管MZ5的源极与具电容器设计的晶体管MC5的栅极之间的节点VD5，藉由使用具有耦接至回授信号I5B(参见图11)的栅极的NMOS晶体管MV5而被预先设定成接地电位。节点VU5藉由使用具有耦接至控制信号EN(参见图10)的栅极的PMOS晶体管MU5而被预先设定成电源电压VDD。这可导致节点VU5被预先设定成靠近VDD，而节点VD5被设定成取决于频率控制方块805的输出的数值。在第三接脚803上的电流流动是由具有耦接至回授信号I5B的栅极的晶体管MX5所致能。晶体管MV5的栅极耦接至电流镜参考接脚800。除了VU5从高值开始并于I5B为高值而EN为低值时被拉低然后回升以外，输出接脚803以与输出接脚801相同的方式操作。VU5被施加至反相器820并于输出信号O5B导致一脉冲，输出信号O5B被使用于产生四相时钟，如图11所示。
输出接脚804包含串联的PMOS晶体管MX6与MY6及NMOS晶体管MZ6，用以驱动一具电容器设计的晶体管MC6。在晶体管MZ6的源极与具电容器设计的晶体管MC6的栅极之间的节点VD6，藉由使用具有耦接至回授信号I6B(参见图11)的栅极的NMOS晶体管MV6而被预先设定成接地电位。节点VU6具有类似节点VU5的负载，其使用具有耦接至一供应电位VDD的电源的栅极的PMOS晶体管MU6，其因此总是不导通。在第四接脚804上的电流流动是由具有连接至回授信号I6B的栅极的晶体管MX6致能。晶体管MV6的栅极连接至电流镜参考接脚800。除了当I6B为高值时VU6被拉低以外，输出接脚804系以与输出接脚801相同的方式操作。VU6被施加至反相器821并驱动输出信号O6B，其乃使用于产生四相时钟，如图11所示。
图9与图10显示电路用以从在图8的电路中产生的信号VU1与VU2产生具有可变频率的一时钟信号。VU1被施加至反相器900的输入，反相器900的输出被施加至三输入NAND门902的一第一输入。VU2被施加至反相器901的输入，反相器901的输出被施加至三输入NAND门903的第一输入。NAND门902的输出耦接至NAND门903的第二输入。同样地，NAND门903的输出耦接至NAND门902的第二输入。NAND门902的第三输入为控制信号EN。NAND门903的第三输入为供应电位VDD。NAND门902的输出被施加至串联配置的一组反相器904、905、906。反相器905的输出为信号CKB。NAND门903的输出被施加至串联配置的一组反相器907、908、909。反相器908的输出为信号CK。反相器906的输出以信号CLK驱动探针点(probe point)。反相器909的输出未被连接。
图10显示具有串联配置的反相器910与反相器911的电路。至反相器910的输入为一控制信号CLKEN，其被施加以导通时钟。反相器910的输出为施加于图8的电路的控制信号ENB。同样地，反相器911的输出为施加于图8的电路的控制信号EN。
图11显示适合用以基于由图9的电路产生的时钟信号CK与CKB以及由图8的电路产生的控制信号O6B与O5B，来产生四相非重迭时钟信号P[1:4]的电路。
信号CK与O6B被施加作为NOR门920的输入。NOR门920的输出被施加至反相器921，其输出被施加至反相器922的输入以及NOR门923的输入。反相器922的输出提供在图8的电路中所施加的控制信号I5B。至NOR门923的第二输入为延迟电路924的输出，延迟电路924具有于NOR门925的输出产生的作为一输入的信号4X。至NOR门925的第一输入为NOR门920的输出。NOR门925的第二输入为延迟电路926的输出，延迟电路926具有于NOR门923的输出产生的作为一输入的信号5X。NOR门923的输出被施加至串联的反相器927与反相器928，其产生时钟信号P4。NOR门925的输出被施加至串联的反相器929与反相器930，其产生一时钟信号P1。
信号CKB与O5B被施加作为至NOR门940的输入。NOR门940的输出被施加至反相器941，其输出被施加至反相器942的输入及NOR门943的输入。反相器942的输出提供在图8的电路中所施加的控制信号I6B。至NOR门943的第二输入为延迟电路944的输出，延迟电路944具有作为一输入的信号7X，其系于NOR门945的输出产生。至NOR门945的第一输入为NOR门940的输出。NOR门945的第二输入为延迟电路946的输出，延迟电路946具有作为一输入的信号6X，其是于NOR门943的输出所产生。NOR门943的输出被施加至串联的反相器947与反相器948，其产生时钟信号P2。NOR门945的输出被施加至串联的反相器949与反相器950，其产生一时钟信号P3。
信号CLK与非重迭四相时钟信号P[1:4]之间的关系显示于图7，如上所述。电路的配置能使非重迭四相时钟信号P[1:4]中的相位转变彼此抵销，并以适合升压以于充电泵中的多级上传送电荷的顺序切换。
在本发明的一实施例中，图8-10的电路用来提供在编程/擦除模式中的时钟信号。图8的电路805产生的频率控制电压被施加，以依据一供应电位与温度的函数来增加并减少时钟信号CLK的频率。于一实施例中，供应电位与温度的函数为对于供应电位呈一逆反关系，且实质上对于温度改变不敏感。依此方式，当供应电位改变时，充电泵所提供的输出电压与功率可维持更固定以供装置上的编程与擦除操作用。
在一实施例的技术中，在读取模式与备用模式期间所使用的时钟系利用类似图8的电路并以图12的电路置换第9与10图的电路而产生。VU1(来自被实施以供读取与备用模式用的图8型式的电路)被施加至反相器(IV)1000的输入，反相器1000的输出被施加至三输入NAND门1002的第一输入。VU2被施加至反相器1001的输入，反相器1001的输出被施加至三输入NAND门1003的第一输入。NAND门1002的输出耦接至NAND门1003的第二输入。同样地，NAND门1003的输出耦接至NAND门1002的第二输入。NAND门1002的第三输入为脉冲产生器1010的输出。NAND门1003的第三输入为在NAND门1011的输出的控制信号ENO。NAND门1002的输出被施加至串联配置的一组反相器1004、1005、1006。反相器1005的输出是信号CKB。NAND门1003的输出被施加至串联配置的一组反相器1007、1008、1009。反相器1008的输出是信号CK。反相器1006的输出利用信号CLK驱动探针点。反相器1009的输出未被连接。信号CK与CKB被施加至类似显示于图11的电路，以产生四相非重迭时钟P[1:4]。
当充电泵的输出降低至目标阈值以下时，供图12的逻辑用的致能电路由信号PMPEN所控制，信号PMPEN于一电平检测器的输出产生，类似图2的电平检测器51。另外，来自这组非重迭时钟P[1:4]的时钟信号P2被回授。因此，信号P2被施加至驱动反相器1021的反相器1020的输入，而反相器1021的输出连接至NAND门1011的输入。信号PMPEN耦接至反相器1022的输入，反相器1022的输出连接至NAND门1011的输入。NAND门1011的输出EN0被施加至三输入NAND门1003的第三输入，如上所述。另外，其连接至驱动反相器1024的输入的反相器1023的输入。反相器1023的输出为回授至图8的电路的控制信号ENB。反相器1024的输出为控制信号EN，其回授至图8的电路。因此，只要信号PMPEN是高值，电路就会被致能。当信号P2在PMPEN走低之后走高时，电路就会被禁能。依此方式，读取与备用模式时钟会在时钟信号P2的低至高转变之后关闭。
图13显示阐明在读取与备用模式期间的时钟产生器的操作的时序图。在备用模式期间，控制信号VP5ON由控制逻辑块20对应慢时钟21而断定以产生脉冲1300。如果PMPEN在此间隔期间走高，则时钟信号被致能以对节点AVX进行再充电，如显示于脉冲1300上方的区域的痕迹1301。时钟信号P2在那间隔期间正常转变。当AVX的电压到达期望的阈值时，信号PMPEN走低，而在P2的下一个低至高转变之后，供充电泵用的时钟被禁能。节点AVX的电压将衰减，如痕迹1301所表示，直到VP5ON的下一个脉冲为止。在主动读取操作期间，VP5ON于每个地址转变被断定，而信号PMPEN将更常达到高值，且藉由控制时钟的频率，此时钟将适合于视需要维持信号电压AVX。
图14显示可用以满足一供应电位与温度的函数的电流镜参考接脚800与频率电压控制电路805的实施例。尤其，显示于图14的实施例实施一频率电压控制电路，其依据具有对于供应电位的改变呈逆反关系且对于温度改变相当不敏感的函数来操作图8的电路。
图14的电路包含供图8的电流镜用的参考接脚1400。参考接脚的参考电压提供于节点1401上。参考接脚包含串联连接的PMOS晶体管MX0、PMOS晶体管MY0与PMOS晶体管MR3。晶体管MX0的栅极接地，且总是于导通状态下受到偏压。晶体管MY0的栅极耦接至节点1401以及晶体管MY0的漏极。晶体管MR3的n-阱耦接至其源极及节点1401，且其栅极耦接至差动放大器1402的输出。晶体管MR3的漏极经由电阻1423接地。另外，晶体管MR3的漏极亦耦接至差动放大器1402的一输入。差动放大器1402的第二输入为于节点1403的一能带隙参考电压。于节点1403的能带隙参考电压亦被施加至差动放大器1402的一偏压接点。如所连接的差动放大器1402操作以于参考接脚1400建立一定电流。一PMOS晶体管M0的漏极耦接至节点1401，而其源极耦接至一供应电位VDD的电源。晶体管M0的栅极耦接至控制信号EN，其从显示于图10的电路被回授。控制信号EN同样被施加至差动放大器1402的一致能输入。
控制信号EN亦被施加至反相器1405的输入，而反相器1405的输出耦接至NMOS晶体管MU4的栅极。晶体管MU4的源极接地，而晶体管MU4的漏极耦接至节点1406。节点1406耦接至具电容器设计的PMOS晶体管MU0的栅极，晶体管MU0的源极与漏极耦接至一供应电位VDD的电源。控制信号EN亦耦接至反相器1407的输入，反相器1407的输出耦接至反相器1408的输入。反相器1407的输出耦接至PMOS晶体管MU3的栅极，PMOS晶体管MU3的源极耦接至节点1406，而其漏极耦接至节点1401。节点1401系耦接至具电容器设计的PMOS晶体管MU1与MU2的栅极，晶体管MU1与MU2的源极与漏极接点耦接至一供应电位VDD的电源。因此，当控制信号EN是低值时，节点1406被下拉至接地电位。当控制信号EN是高值时，节点1406经由晶体管MU3耦接至节点1401。此种包含晶体管MU3的电路被设计成在对应EN信号而导通时调整节点1401上的电容，同时亦在其导通之后稳定操作。
频率控制电压REF利用稳定电容器1411，并藉由包含配置成分压器的电阻R1与R2、NMOS晶体管MZEN、NMOS晶体管MR2及PMOS晶体管MR1的电路而施加于节点1410。电阻R1与R2串联配置在一供应电位VDD的电源与晶体管MZEN的漏极之间。晶体管MZEN的源极接地。晶体管MZEN的栅极系耦接至控制信号EN。在电阻R1与R2之间的节点1412系耦接至晶体管MR2的源极，晶体管MR2的栅极与漏极耦接至节点1410。晶体管MR1的漏极耦接至节点1410，而晶体管MR1的源极耦接至一供应电位VDD的电源且其栅极接地。稳定电容器1411耦接在节点1410与此种电位的电源之间。因此，在节点1410的电压REF具有由节点1412的电压所决定的数值，其随供应电位的增加而增加，并随供应电位的减少而减少。当此种电压REF施加作为显示于图8的电路中的晶体管MZ1、MZ2、MZ5与MZ6的栅极的参考电压时，时钟频率变成电压REF的反函数，藉以变成供应电位VDD的改变的反函数。举例而言，当REF较高时，设定较高的跳闸电压(trip voltage)以关闭晶体管MZ1、MZ2、MZ5与MZ6，其需要较长时间以进行充电来建构于电容器MC1、MC2、MC5与MC6上，藉以导致一较低的频率时钟。同样地，当REF较低时，设定较低的跳闸电压以关闭晶体管MZ1、MZ2、MZ5与MZ6，其需要较短时间以进行充电来建构于电容器MC1、MC2、MC5与MC6上，藉以导致较高频率时钟。在显示于图14的电路中，电压REF对于温度改变是相当不敏感的，如所产生的时钟频率一样。
图15显示适合与图8的电路一起使用的参考接脚与频率控制电压电路，用以满足参考电压对于供应电位的改变是相当不敏感的，并对温度改变具有直接关系。参考接脚1500包含PMOS晶体管MX01与MY01、NMOS晶体管MZ0与M4以及电阻1502。晶体管MX01的栅极接地，并于导通状态下总是受到偏压。晶体管MY01的栅极连接至节点1501以及晶体管MY01的漏极。晶体管MZ0的漏极连接至节点1501，其栅极连接至节点1503，而其源极连接至节点1504。电阻1502连接于节点1504与晶体管M4的漏极之间，晶体管M4的源极接地，而其栅极耦接至于NAND门1506的输出产生的节点1505的控制信号。另外，具电容器设计的PMOS晶体管MC11的栅极连接至节点1504，而其源极与漏极耦接至一供应电位VDD的电源。NMOS晶体管1507与1508串联连接在节点1504与接地端之间。晶体管1507的栅极与漏极连接至节点1504。晶体管1507的源极耦接至晶体管1508的漏极。晶体管1508的源极接地。晶体管1508的栅极连接至在NOR门1510的输出的控制信号。至NOR门1510的输入为延迟电路1511的输出以及反相器1512的输出，延迟电路1511的输入连接至节点1505，而反相器1512的输入连接至节点1505。因此，在NOR门1510的输出的信号包含一脉冲，其于节点1505的信号的低至高转变时产生。这会在初始化期间于参考接脚1500产生电流上升。
节点1501亦连接至包含PMOS晶体管MX1、MX10与MX11的电路。晶体管MX1的栅极与源极连接至一供应电位VDD的电源，而其漏极连接至晶体管MX10与MX11的源极。晶体管MX10与MX11的栅极与漏极连接至节点1501。
另外，PMOS晶体管M01的漏极耦接于节点1501，而其源极连接至一供应电位VDD的电源。晶体管M0的栅极连接至节点1505的控制信号。
于节点1505的控制信号由NAND门1506产生。至NAND门1506的第一输入为时钟信号P2，而至NAND门1506的第二输入为反相器1515的输出，反相器1515于其输入接收指示读取或备用模式的控制信号VP5ON。
反相器1512的输出耦接至NMOS晶体管MU41的栅极。晶体管MU41的源极接地，其漏极耦接至节点1516。节点1516耦接至具电容器设计的PMOS晶体管MU01的栅极，晶体管MU01的源极与漏极耦接至一供应电位VDD的电源。在反相器1512的输出的控制信号亦耦接至反相器1517的输入，反相器1517的输出耦接至反相器1518的输入。反相器1518的输出耦接至PMOS晶体管MU31的栅极，晶体管MU31的源极耦接至节点1516，其漏极耦接至节点1501。节点1501耦接至具电容器设计的PMOS晶体管MU11与MU21的栅极，晶体管MU11与MU21的源极与漏极接点耦接至一供应电位VDD的电源。因此，当节点1505上的控制信号是低值时，节点1516被下拉至接地电位。当节点1505上的控制信号是高值时，节点1516经由晶体管MU31耦接至节点1501。此种包含晶体管MU31的电路被设计成在参考接脚1500对应节点1505上的控制信号导通时，调整节点1501上的电容，同时亦在其导通之后稳定操作。
节点1503的电压藉由包含PMOS晶体管M2、NMOS晶体管MV0、MV0A与MZEN1的电路，而被设定成具二极管设计(被构成为二极管)的NMOS晶体管MV0与MV0A的大约两倍阈值，并由从节点1503连接至一供应电位VDD的电源的电容器1520得到稳定。替代实施例使用其它数目的二极管或具二极管设计的晶体管。二极管或具二极管设计的晶体管将具有横越过其中的压降，其随温度上升而下降。电阻R3与R4串联连接在一供应电位VDD的电源与节点1503之间。同样地，晶体管M2耦接在一供应电位VDD的电源与节点1503之间。晶体管M2的栅极耦接至节点1505上的控制信号。晶体管MV0的栅极与漏极耦接在一起，与其源极耦接至晶体管MV0A的栅极与漏极。晶体管MV0A的源极耦接至晶体管MZEN1的漏极。晶体管MZEN1的栅极耦接至控制信号节点1505，而其源极接地。因此，节点1503的电压由横越过串联的晶体管MV0、MV0A与MZEN的压降(横越过具二极管设计的NMOS晶体管MV0与MV0A的大约两倍阈值降低)所决定。此种压降相对独立于供应电位VDD，并随着温度略微改变。当温度增加时，横越过二极管接法晶体管MV0与MV0A的阈值电压降低会些微地减少，反之亦然。因此，如应用至图8的电路，当温度增加时，晶体管MZ1、MZ2、MZ5与MZ6的栅极的跳闸点下降，藉以将时钟高速化，反之亦然。
虽然可应用显示于图14与图15的电路例子以实现如上所述的供应电位与温度的函数，但是亦可应用多样化的其它电路，其譬如所熟知的PTAT(与绝对温度成比例)类别的电路可被使用以满足温度的函数。另外，可藉由调整电路中的组件来产生种种的时钟频率，譬如藉由增加或减少图8的电流镜接脚的电容器的尺寸来产生种种的时钟频率。
图2的电路包含一检测器，其为读取与编程/擦除模式而操作。这种检测器的一个代表实施例示于图16。此电路包含一比较器1600，其比较节点1601的电压与一稳定参考电压1602，例如一能带隙参考电压。节点1601的电压提供于包含由信号VP5ON与反相器1605的输出所控制的传输门1603与1604的多任务器的输出。至传输门1603与1604的输入分别包含参考电压HDIN与LDIN，其是由包含电阻1606、1607与1608的分压器产生，电阻1606、1607与1608串联连接在一供应电位VDD的电源与晶体管1609的漏极之间。晶体管1609的源极接地。晶体管1609的栅极耦接至OR门1610的输出。至OR门1610的输入包含控制信号VP7ON与VP5ON。因此，检测器的跳闸点是由多任务器设定成在VP5ON是低值时检测一高电压输出，而在VP5ON是高值时检测一低电压输出。
以下参考图17-19说明替代时钟源。图17显示产生输出时钟CLK与CLKB的时钟产生器，输出时钟CLK与CLKB为相对独立于电源电压VDD的变动的函数。时钟产生器包含一参考接脚1700，其产生一参考电流I，并于一电流镜电路的节点V1产生参考电压。电流镜电路的两个输出接脚1701与1702于节点V2与V3产生电压。参考接脚1700包含PMOS晶体管1703与1704，其串联连接在电源电压与节点V1、NMOS晶体管1705、电阻1706及NMOS晶体管1707之间。晶体管1703的栅极接地。晶体管1704的栅极连接至节点V1以及其漏极。晶体管1705串联连接在节点V1与电阻1706之间，且其栅极连接至节点REFV。晶体管1707连接于电阻1706与接地端之间。晶体管1707的栅极连接至控制信号CLKEN。PMOS晶体管1708连接于节点V1与供应电位之间。晶体管1708的栅极连接至控制信号CLKEN。反相器1709具有控制信号CLKEN于其输入上，并产生信号ENB。节点REFV的电压由包含电阻1710、NMOS晶体管1711及NMOS晶体管1712的电路产生。晶体管1711与1712为具二极管设计的晶体管，它们的各个栅极与漏极连接，且它们串联配置在节点REFV与晶体管1707的漏极之间。电阻1710连接于供应电位与节点REFV之间。因此，参考接脚1700由信号CLKEN致能，并产生一电流I，其大小为节点REFV上的电压的函数，节点REFV上的电压由横越过NMOS晶体管1711与1712的压降所控制。因此，电流I的大小相对独立于供应电位。
输出接脚1701包含PMOS晶体管1720与1721、NMOS晶体管1722、电容器1723及NMOS晶体管1740与1741。晶体管1720与1721串联连接在供应电位与节点V2之间。晶体管1722于电容器1723的一第一接点连接于节点V2与节点V5之间。电容器1723的其它接点接地。晶体管1740与1741连接于节点V5与接地端之间。晶体管1720的栅极从NAND门1732的输出连接至回授时钟信号CKB。晶体管1721的栅极连接至节点V1。晶体管1722的栅极连接至节点REFV。晶体管1740的栅极连接至控制信号ENB，而晶体管1741的栅极连接至回授时钟信号CKB。输出接脚1702包含PMOS晶体管1725与1726、NMOS晶体管1727、电容器1728及NMOS晶体管1750与1751。晶体管1725与1726串联连接在供应电位与节点V3之间。晶体管1727于电容器1728的一第一接点连接于节点V3与节点V6之间。电容器1728的其它接点接地。晶体管1750与1751连接于节点V6与接地端之间。晶体管1725的栅极从NAND门1733的输出连接至回授时钟信号CK。晶体管1726的栅极连接至节点V1。晶体管1727的栅极连接至节点REFV。晶体管1750的栅极连接至控制信号ENB，而晶体管1751的栅极连接至回授时钟信号CK。
此种电路以类似参考图8的方式操作，其中电容器1723与1728于各输出接脚被致能时被充电至晶体管1722与1727分别不导通以导致节点V2与V3的电压快速到达反相器1730与1731的跳闸点的点。第一与第二接脚轮流被回授时钟信号CKB与CK致能，而产生一时钟信号，此一时钟信号的频率为电流I的大小的函数。反相器1730与1731的输出被施加作为至各该三输入NAND门1732与1733的输入。至NAND门1732的一第二输入为NAND门1733的输出。至NAND门1732的第三输入为供应电位。至NAND门1733的一第二输入为NAND门1732的输出。至NAND门1733的一第三输入为控制信号CLKEN。NAND门1732与1733的输出被施加至各个反相器1734与1735以提供时钟信号CLK与CLKB，其频率是电流I的大小的函数。
图18显示产生输出时钟CLK与CLKB的时钟产生器，而输出时钟CLK与CLKB是相反于关于电源电压VDD的变动的函数。时钟产生器包含一参考接脚1800，其产生一参考电流I，并于一电流镜电路的节点V1产生参考电压。电流镜电路的两个输出接脚1801与1802同样地以图17的参考接脚1701与1702的方式实施，故未于此说明。参考接脚1800包含PMOS晶体管1803与1804，其串联连接在电源电压与节点V1、NMOS晶体管1805、电阻1806及NMOS晶体管1807之间。晶体管1803的栅极接地。晶体管1804的栅极连接至节点V1以及其漏极。晶体管1805串联连接在节点V1与电阻1806之间，且其栅极连接至节点REFV。晶体管1807连接于电阻1806与接地端之间。晶体管1807的栅极连接至控制信号CLKEN。PMOS晶体管1808连接于节点V1与供应电位之间。晶体管1808的栅极连接至控制信号CLKEN。反相器1809的输入具有控制信号CLKEN，并产生信号ENB。晶体管1805的栅极接收来自运算放大器1810的输出的电压，运算放大器1810的+输入具有一能带隙参考电压，而其-输入具有晶体管1805的源极的电压。这于参考接脚1800上建立一种稳定参考电流I。被施加至输出接脚1801与1802的节点REFV上的电压是由包含电阻1811、电阻1812与NMOS晶体管1813的一分压器电路产生。电阻1811串联连接在供应电位与节点REFV之间。电阻1812串联连接在节点REFV与晶体管1813之间。晶体管1813连接于电阻1812与接地端之间。晶体管1813的栅极连接至控制信号CLKEN。因此，参考接脚1800由信号CLKEN致能，并产生一稳定参考电流I。输出接脚由节点REFV的电压所控制，节点REFV的电压的大小为供应电位的函数。当供应电位增加时，电容器于输出接脚需要来充电至跳闸电压的时间会增加，而时钟频率下降，反之亦然。因此，由图18的电路产生的时钟信号CLK与CLKB的频率对于供应电位的变动呈一种逆反关系。
图19显示适合用以基于图17与18的电路所产生的时钟信号CLK与CLKB来产生四相非重迭时钟信号P[11:44]的电路。时钟信号CLK被施加作为至NOR门1900的输入。至NOR门1900的一第二输入为NAND门1925的输出。NOR门1900的输出被施作为至NOR门1901的一输入并作为至反相器1902的一输入。反相器1902的输出被施加作为至NOR门1903的一输入，作为至延迟电路1904的一输入，以及作为至NAND门1905的一输入。延迟电路1904的输出被施加作为至NAND门1905的一第二输入。NAND门1905的输出为具有由延迟电路1904所界定的宽度的脉冲。六种设想电路。NOR门1901的输出经由反相器1906被施加至反相器1907的输入，反相器1907提供时钟信号P11作为输出。
反相器1906的输出亦被施加至延迟电路1908并作为至NAND门1909的一输入。延迟电路1908的输出被施加作为至NAND门1909的一第二输入，其输出为具有由延迟电路1908所界定的宽度的脉冲。NAND门1909的输出被施加作为至NOR门1903的一第二输入。NOR门1903的输出被施加至反相器1910。反相器1910的输出被施加作为至延迟电路1911的一输入，并作为至NAND门1912的一输入。延迟电路1911的输出被施加作为至NAND门1912的一第二输入。NAND门1912的输出为具有由延迟电路1911所界定的宽度的脉冲，并提供至NOR门1901的一第二输入。反相器1910的输出亦被施加至反相器1913的输入。反相器1913的输出为时钟信号P44。
时钟信号CLKB被施加作为至NOR门1920的一输入。至NOR门1920的一第二输入为NAND门1905的输出。NOR门1920的输出被施加作为至NOR门1921的一输入，并作为至反相器1922的一输入。反相器1922的输出被施加作为至NOR门1923的一输入，作为至延迟电路1924的一输入，并作为至NAND门1925的一输入。延迟电路1924的输出被施加作为至NAND门1925的一第二输入。NAND门1925的输出是一脉冲，其宽度由延迟电路1924所界定。NOR门1921的输出经由反相器1926施加至反相器1927的输入，反相器1927提供时钟信号P33作为输出。
反相器1926的输出亦被施加至延迟电路1928并作为至NAND门1929的一输入。延迟电路1928的输出被施加作为至NAND门1929的一第二输入，NAND门1929的输出为具有由延迟电路1928所界定的宽度的脉冲。NAND门1929的输出被施加作为至NOR门1923的一第二输入。NOR门1923的输出被施加至反相器1930。反相器1930的输出被施加作为至延迟电路1931的一输入以及至NAND门1932的一输入。延迟电路1931的输出被施加作为至NAND门1932的一第二输入。NAND门1932的输出为具有由延迟电路1931所界定的宽度的脉冲，并提供一第二输入至NOR门1921。反相器1930的输出亦被施加至反相器1933的输入。反相器1933的输出为时钟信号P22。
综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。
权利要求
1.一种操作方法，用以将一多级的充电泵以一第一模式与一第二模式操作，该操作方法包含以下步骤建构该多级的充电泵使于该第一模式下致能N级，使于该第二模式下致能少于N级的数级，该建构步骤包含藉由允许在多个致能级的一供应源节点以在供应电位之上的一电平变动，耦接于一禁能级的一供应源节点至一供应电位而没有显著的电压损失，并藉以将在该多极中的该禁能级与多个前级予以解耦接。
2.如权利要求1所述的操作方法，其中该多级的充电泵具有N级，且该操作方法还包含以下步骤产生具有一第一时钟频率的第一组时钟信号，该第一时钟频率依据一电源电压与温度的一第一函数改变；产生具有一第二时钟频率的第二组时钟信号，该第二时钟频率依据该电源电压与该温度的一第二函数改变；及于一第一模式的操作下施加该第一组时钟信号至该多级的充电泵来产生一充电泵输出电压，并于一第二模式的操作下施加该第二组时钟信号至一多级的充电泵来产生一充电泵输出电压。
3.一种集成电路装置，包含一存储器，其具有供编程与擦除的至少之一用的一第一模式以及供读取用的一第二模式；一充电泵电路，其连接至该存储器的一节点，并可于该第一模式与该第二模式下操作，该充电泵电路包含对应于多个时钟信号的多个充电泵级；一致能电路，用以于该第一模式下将在所述多个充电泵级的所有充电泵级予以致能，并用以于该第二模式下将所述充电泵级中的少于所有充电泵级予以致能；以及一时钟源，用以提供所述时钟信号；其中该致能电路包含耦接在所述充电泵级中的各个充电泵级的多个预充电电路，在所述预充电电路的至少一预充电电路具有一第一状态与一第二状态，该第一状态允许在相对应的充电泵级上的一节点以在该供应电位之上的一电平变动，该第二状态耦接该节点至一供应电位，藉以将相对应的级与在该多极中的前级予以解耦接；及一电路，其提供多个控制信号至该至少一预充电电路以及该时钟源，使得该至少一预充电电路在该第一模式下处于该第一状态，且使该至少一预充电电路在该第二模式下处于该第二状态。
4.如权利要求3所述的集成电路装置，其中该至少一预充电电路包含多个组件，所述组件传送该供应电位至该供应源节点而没有招致显著的电压损失。
5.如权利要求3所述的集成电路装置，其中该至少一预充电电路包含一第一PMOS晶体管，其具有耦接至一供应电位电源的一源极接点、在该相对应的充电泵级上耦接至该节点的一漏极接点、以及一栅极；一第二PMOS晶体管，其具有在该相对应的充电泵级上耦接至该节点的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至一控制节点的一栅极；及一NMOS晶体管，其具有耦接至一参考供应源的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至该控制节点的一栅极。
6.如权利要求3所述的集成电路装置，其中该至少一预充电电路包含在所述预充电电路中的所有的预充电电路，而所述控制信号包含耦接至第一组预充电电路的第一组信号、耦接至第二组预充电电路的第二组信号、以及一第二信号，该第一组预充电电路包含一预充电电路，该预充电电路耦接至与在所述充电泵级中的一第一级邻接的一中间级的该供应源节点，该第二信号耦接至另一中间级的该供应源节点，该另一中间级在所述充电泵级中的一最终充电泵级以前，使得所述控制信号以在该供应电位之上的一电平可操作以致能在所述充电泵级中的所有充电泵级，并于该第二模式下可操作以致能所述充电泵级中的所述充电泵级的一子集。
7.如权利要求3所述的集成电路装置，其中该多级的充电泵包含多极，其包含一第一级、一最终级以及在该第一级与该最终级之间的一个或多个串联配置的中间级；在该多极中的每个级包含一供应源节点、一输出节点与一通门，该通门具有将该供应源节点耦接至该输出节点的一第一状态，以及阻隔电荷从该输出节点回流至该供应源节点的一第二状态；该第一级的供应源节点耦接至一电源电压；所述中间级的各个供应源节点耦接至在该多极中的各个前级的所述输出节点；该最终级的供应源节点耦接至在该多极中的其前级的该输出节点，而该最终级的输出节点耦接至一负载；第一多个充电升压电路，其耦接至所述中间级与该最终级的所述供应源节点，并耦接至在所述时钟信号中的数个的时钟信号；以及第二多个充电升压电路，其耦接至该第一级、该中间级及该最终级的所述通门，并耦接至在所述时钟信号中的数个时钟信号。
8.如权利要求3所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第一函数改变，其中该第一函数与该供应电位的改变具有一逆反关系，且对温度的改变显著无反应。
9.如权利要求3所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应。
10.如权利要求3所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应，并对温度的改变具有一直接关系。
11.一种充电泵设备，包含多极，其包含一第一级、一最终级以及在该第一级与该最终级之间的一个或多个串联配置的中间级；在该多极中的每个级包含一供应源节点、一输出节点与一通门，该通门具有耦接该供应源节点至该输出节点的一第一状态以及阻隔电荷从该输出节点回流至该供应源节点的一第二状态；该第一级的供应源节点耦接至一电源电压；各该中间级的供应源节点耦接至在该多极中的各个前级的输出节点；该最终级的供应源节点耦接至在该多极中的其前级的输出节点，而该最终级的输出节点耦接至一负载；第一多个充电升压电路，其耦接至所述中间级与该最终级的所述供应源节点；第二多个充电升压电路，其耦接至该第一级、所述中间级与该最终级的所述通门；多个预充电电路，其耦接至所述中间级与该最终级的所述供应源节点，所述预充电电路中的至少一预充电电路具有一第一状态与一第二状态，该第一状态允许该供应源节点以在该供应电位之上的一电平变动，而该第二状态耦接该供应源节点至一供应电位而不招致显著的电压损失，藉以将相对应的级与在该多极中的前级予以解耦接；一时钟源，其提供多个时钟信号耦接至该第一与第二多个充电升压电路；以及一电路，其提供多个控制信号至该至少一预充电电路，使得于该第一模式下使该至少一预充电电路处于该第一状态，而于该第二模式下使该至少一预充电电路处于该第二状态。
12.如权利要求11所述的充电泵设备，其中该至少一预充电电路包含一第一PMOS晶体管，其具有耦接至一供应电位电源的一源极接点、耦接至该供应源节点的一漏极接点、以及一栅极；一第二PMOS晶体管，其具有耦接至该供应源节点的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至一控制节点的一栅极；以及一NMOS晶体管，其具有耦接至一参考供应源的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至该控制节点的一栅极。
13.如权利要求11所述的充电泵设备，其中该至少一预充电电路包含在所述预充电电路中的所有的预充电电路，而所述控制信号包含耦接至第一组预充电电路的第一组信号、耦接至第二组预充电电路的第二组信号、以及耦接至在串联于该最终级以前的该中间级的该供应源节点的一第二信号，该第一组预充电电路包含耦接至与该第一级串联邻接的该中间级的该供应源节点的一预充电电路，使得所述控制信号以在该供应电位之上的一电平可操作以致能所有串联级，并于该第二模式下可操作以致能该多级的一子集。
14.一种充电泵设备，包含多极，其包含一第一级、一最终级以及在该第一级与该最终级之间的一个或多个串联配置的中间级；在该多极中的每个级包含一供应源节点、一输出节点与一通门，该通门具有将该供应源节点耦接至该输出节点的一第一状态，以及阻隔电荷从该输出节点回流至该供应源节点的一第二状态；该第一级的供应源节点耦接至一电源电压；所述中间级的各个供应源节点耦接至在该多极中的各个前级的所述输出节点；该最终级的供应源节点耦接至在该多极中的其前级的该输出节点，而该最终级的输出节点耦接至一负载；第一多个充电升压电路，其耦接至所述中间级与该最终级的所述供应源节点；第二多个充电升压电路，其耦接至该第一级、所述中间级与该最终级的所述通门；多个预充电电路，其耦接至所述中间级与该最终级的所述供应源节点，所述预充电电路中的至少一预充电电路具有一第一状态与一第二状态，该第一状态允许该供应源节点以在该供应电位之上的一电平变动，而该第二状态耦接该供应源节点至一供应电位而不招致显著的电压损失，藉以将相对应的级与在该多极中的前级予以解耦接；一时钟源，其提供多个时钟信号耦接至该第一与第二多个充电升压电路，所述时钟信号的频率于一第一模式下依据该电源电压与温度的改变的一第一函数改变，所述时钟信号的频率于一第二模式下依据该电源电压与温度的改变的一第二函数改变；以及一电路，其提供多个控制信号至该至少一预充电电路以及该时钟源，使得该至少一预充电电路在该第一模式下处于该第一状态，且使该至少一预充电电路在该第二模式下处于该第二状态。
15.如权利要求14所述的充电泵设备，其中该至少一预充电电路包含一第一PMOS晶体管，其具有耦接至一供应电位电源的一源极接点、耦接至该供应源节点的一漏极接点、以及一栅极；一第二PMOS晶体管，其具有耦接至该供应源节点的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至一控制节点的一栅极；以及一NMOS晶体管，其具有耦接至一参考供应源的一源极接点、耦接至该第一PMOS晶体管的栅极的一漏极接点、以及耦接至该控制节点的一栅极。
16.如权利要求14所述的充电泵设备，其中该至少一预充电电路包含在所述预充电电路中的所有的预充电电路，而所述控制信号包含耦接至第一组预充电电路的第一组信号、耦接至第二组预充电电路的第二组信号、以及耦接至在串联于该最终级以前的该中间级的该供应源节点的一第二信号，该第一组预充电电路包含耦接至与该第一级串联邻接的该中间级的该供应源节点的一预充电电路，使得所述控制信号以在该供应电位之上的一电平可操作以致能所有串联级，并于该第二模式下可操作以致能该多级的一子集。
17.如权利要求14所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第一函数改变，其中该第一函数与该供应电位的改变具有一逆反关系，且对温度的改变显著无反应。
18.如权利要求14所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应。
19.如权利要求14所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应，并对温度的改变具有一直接关系。
20.一种充电泵设备，包含对应于多个时钟信号的一多级的充电泵；以及一时钟源，其提供所述时钟信号耦接接至该多级的充电泵，所述时钟信号的频率于一第一模式下依据电源电压与温度的改变的一第一函数改变，所述时钟信号的频率于一第二模式下依据电源电压与温度的改变的一第二函数改变，其中该第二函数不同于该第一函数。
21.如权利要求20所述的充电泵设备，其中该多级的充电泵包含多极，其包含一第一级、一最终级以及在该第一级与该最终级之间的一个或多个串联配置的中间级；在该多极中的每个级包含一供应源节点、一输出节点与一通门，该通门具有将该供应源节点耦接至该输出节点的一第一状态，以及阻隔电荷从该输出节点回流至该供应源节点的一第二状态；该第一级的供应源节点耦接至一电源电压；所述中间级的各个供应源节点耦接至在该多极中的各个前级的所述输出节点；该最终级的供应源节点耦接至在该多极中的其前级的该输出节点，而该最终级的输出节点耦接至一负载；第一多个充电升压电路，其耦接至所述中间级与该最终级的所述供应源节点以及在所述时钟信号中的数个时钟信号；以及第二多个充电升压电路，其耦接至该第一级、所述中间级及该最终级的所述通门，以及在所述时钟信号中的数个时钟信号。
22.如权利要求21所述的充电泵设备，还包含多个电路，用以于该第一模式下致能在该多极中的所有级，并于该第二模式下致能在该多极中的少于所有级的数级。
23.如权利要求20所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第一函数改变，其中该第一函数与该供应电位的改变具有一逆反关系，且对温度的改变显著无反应。
24.如权利要求20所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应。
25.如权利要求20所述的充电泵设备，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应，并对温度的改变具有一直接关系。
26.一种集成电路装置，包含一存储器，其具有供编程与擦除的至少之一用的一第一模式以及供读取用的一第二模式；一充电泵电路，其耦接至在该存储器中的一节点，并可于该第一模式与该第二模式下操作，该充电泵电路包含对应于多个时钟信号的一多级的充电泵；一时钟源，其提供该多个时钟信号，所述时钟信号的频率于一第一模式下依据电源电压与温度的改变的一第一函数改变，所述时钟信号的频率于一第二模式下依据该电源电压与温度的改变的一第二函数改变；多个预充电电路，其耦接至所述中间级与该最终级的所述供应源节点，所述预充电电路中的至少一预充电电路具有一第一状态与一第二状态，该第一状态允许该供应源节点以在该供应电位之上的一电平变动，而该第二状态耦接该供应源节点至一供应电位，藉以将相对应的级与在该多极中的前级予以解耦接；一时钟源，其提供多个时钟信号耦接至该第一与第二多个充电泵，所述时钟信号的频率于一第一模式下依据该电源电压与温度的改变的一第一函数改变，所述时钟信号的频率于一第二模式下依据该电源电压与温度的改变的一第二函数改变；以及一电路，其提供多个控制信号至该至少一预充电电路以及该时钟源，使得该至少一预充电电路在该第一模式下处于该第一状态，且使该至少一预充电电路在该第二模式下处于该第二状态。
27.如权利要求26所述的集成电路装置，其中该至少一预充电电路包含在所述预充电电路中的所有的预充电电路，而所述控制信号包含耦接至第一组预充电电路的第一组信号、耦接至第二组预充电电路的第二组信号、以及耦接至在串联于该最终级以前的该中间级的该供应源节点的一第二信号，该第一组预充电电路包含耦接至与该第一级串联邻接的该中间级的该供应源节点的一预充电电路，使得所述控制信号以在该供应电位之上的一电平可操作以致能所有串联级，并于该第二模式下可操作以致能该多级的一子集。
28.如权利要求26所述的集成电路装置，其中该多级的充电泵包含多级，其包含一第一级、一最终级以及在该第一级与该最终级之间的一个或多个串联配置的中间级；在该多极中的每个级包含一供应源节点、一输出节点与一通门，该通门具有将该供应源节点耦接至该输出节点的一第一状态，以及阻隔电荷从该输出节点回流至该供应源节点的一第二状态；该第一级的供应源节点耦接至一电源电压；所述中间级的各个供应源节点耦接至在该多极中的各个前级的所述输出节点；该最终级的供应源节点耦接至在该多极中的其前级的该输出节点，而该最终级的输出节点耦接至一负载；第一多个充电升压电路，其耦接至所述中间级与该最终级的所述供应源节点，以及在所述时钟信号中的数个时钟信号；以及第二多个充电升压电路，其耦接至该第一级、所述中间级及该最终级的所述通门，以及在所述时钟信号中的数个时钟信号。
29.如权利要求28所述的集成电路装置，还包含多个电路，用以于该第一模式下致能在该多极中的所有级，并于该第二模式下致能在该多极中的少于所有级的数级。
30.如权利要求26所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第一函数改变，其中该第一函数与该供应电位的改变具有一逆反关系，且对温度的改变显著无反应。
31.如权利要求26所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应。
32.如权利要求26所述的集成电路装置，其中该时钟源包含一时钟电路，该时钟电路包含多个组件，所述组件易于导致所述时钟信号的频率依据一第二函数改变，其中该第二函数对于该供应电位的改变显著无反应，并对温度的改变具有一直接关系。
33.一种方法，包含以下步骤产生第一组时钟信号，其具有一第一时钟频率，该第一时钟频率依据一电源电压与温度的一第一函数改变；产生第二组时钟信号，其具有一第二时钟频率，该第二时钟频率依据该电源电压与温度的一第二函数改变；及施加该第一组时钟信号至一多级的充电泵以于一第一模式的操作下产生一充电泵输出电压，并施加该第二组时钟信号至一多级的充电泵以于一第二模式的操作下产生一充电泵输出电压。
34.如权利要求33所述的方法，其中该多级的充电泵具有N级，且该方法还包含以下步骤建构该多级的充电泵使得于该第一模式下使所述N级致能，并于该第二模式下使少于N级的数级致能。
全文摘要
一种多模式充电泵电路具有对应于一组时钟信号的单一的充电泵。于一第一模式下所提供的这组时钟信号具有可变频率，此可变频率为一第一供应电位与温度的函数；而于一第二模式下所提供的这组时钟信号具有可变频率，此可变频率为一第二供应电位与温度的函数。电路设计在第一模式期间将所有级串联，以便产生较高电压输出，且电路设计在第二模式期间将多级的子集串联同时禁能其它级，以便产生较低电压输出。一个预充电电路亦被提供，其于第二模式下操作充当一供应源节点，并于第一模式下操作充当预充电/箝位器。
文档编号G11C5/14GK1825485SQ20051008335
公开日2006年8月30日 申请日期2005年7月12日 优先权日2005年2月24日
发明者林永丰, 林俞伸, 陈耕晖, 洪俊雄 申请人:旺宏电子股份有限公司