专利名称：存储器电路的制作方法
技术领域：
本发明涉及一种由存储器保持电路构成的存储器电路，该存储器保持电路包括在半导体衬底上形成的存储器保持部件。更具体地，它被有效地用作具有存储器保持电路的存储器电路，如寄存器堆、SRAM(静态随机存取存储器)等。
背景技术：
通常，具有大量端口的存储器电路需要大量的内部信号线，如字线、位线等，为了节省面积，内部信号线被彼此相邻布置。因此，根据该处理的微型化，每个信号之间的干扰故障(crosstalk glitch)变得显著。作为用于干扰故障的措施，已提出了一种干扰故障抑制器电路(下面称为抑制器电路)(参见例如日本专利未审公报2001-14858，日本授权的专利公报号3057990)。
尽管提供了效果，但是抑制器电路也是对内部信号线的负载，导致功率损耗的增加和运行速度的降低。例如，参考日本专利未审公报号2001-14858中公开的抑制器电路的情况，如图4所示，当读出字线RWL 1-2是选择电位时，写字线WWL1-1被固定在用于抑制干扰故障的非选择电位。另一方面，漏电容被额外地施加到写字线，并且栅电容也被额外地施加到读出字线，由此导致用于大量电容的功率的增加和运行速度的降低。
根据供电电压、处理状态、工作频率等的条件，也存在没有干扰故障问题的情况。在这种条件下，不需要抑制器电路，相反地，由于线路上的重负载可能对功率有不良影响，特别是当工作供电电压较低时，可能对运行速度有不良影响。
发明内容
因此本发明的主要目的是提供一种具有大量端口的存储器电路，其包括用于抑制每个端口的内部信号线之间的干扰故障的抑制器电路，以及用于控制抑制器电路的能力(capacity)的控制装置。由此，能够根据用于运行存储器电路的供电电压、频率等调整抑制器电路的能力，以及能够通过抑制器电路减小施加在功率和运行速度上的不良影响。
本发明的另一目的是通过设计一种用于安装控制抑制器电路能力的电路的方法，实现面积和设计步骤数目的减少。
根据本发明第一方面的存储器电路，包括单个或多个读出端口；单个或多个写端口；用于抑制每个端口的内部信号线之间的干扰故障的干扰故障抑制器电路；以及用于控制干扰故障抑制器电路的能力的控制装置。
利用根据本发明第一方面的存储器电路，当不需要该能力时，调整抑制器电路的能力，用于降低抑制器电路的能力。这允许抑制在电路的初始运行时的不良影响，即功率的增加和运行速度的降低。
在根据本发明第二方面的存储器电路中，干扰故障抑制器电路被布置在信号线上的多个位置。
利用根据本发明第二方面的存储器电路，当在信号线上的多个位置中产生的干扰故障值不同时，能够为每个位置分别提供必要的抑制能力。因此，在电路的初始运行时的不良影响可以被抑制到最小。
在根据本发明第三方面的存储器电路中，为每个端口提供干扰故障抑制器电路。
利用根据本发明第三方面的存储器电路，当每个读出端口或写端口之间的干扰故障值不同时或当运行速度不同时，能够为每个位置分别提供必要的抑制能力。因此，在电路的初始运行时的不良影响可以被抑制到最小。
在根据本发明的第四方面的存储器电路中，控制装置通过每个抑制器电路控制干扰故障抑制器电路的能力。
利用根据本发明的第四方面的存储器电路，当信号线上的多个位置之间或每个端口之间的干扰故障值不同时，可以为每个位置和端口分别提供必要的抑制能力。因此，在电路的初始运行时的不良影响可以被抑制到最小。
在根据本发明第五方面的存储器电路中，控制装置通过控制干扰故障抑制器电路的衬底电位，控制干扰故障抑制器电路的能力。
利用根据本发明第五方面的存储器电路，可以调整抑制器电路的能力，而不改变抑制器电路的结构。因此，通过少量设计步骤，可以将在电路的初始运行时的不良影响抑制到最小。
在根据本发明第六方面的存储器电路中，控制装置通过控制干扰故障抑制器电路的连接的数目，控制干扰故障抑制器电路的能力。
利用根据本发明第六方面的存储器电路，可以使用具有相同结构的多个抑制器电路。因此，通过少量设计步骤，可以将在电路的初始运行时的不良影响抑制到最小。
在根据本发明第七方面的存储器电路中，控制装置通过控制产生干扰故障抑制器电路能力的时机，控制干扰故障抑制器电路的能力。
利用根据本发明第七方面的存储器电路，通过调整能力的产生时机，能够处理长时间需要抑制器电路的能力的情况。此外，在作为抑制目标的信号线上叠加高次谐波干扰故障的情况下，具有抑制能力不同产生时机的多个抑制器电路的使用，允许减小高次谐波分量。
在根据本发明第八方面的存储器电路中，控制装置根据在存储器电路中产生的干扰故障值，产生控制信号。
利用根据本发明第八方面的存储器电路，可以根据在作为抑制目标的部分中产生的干扰故障值，控制抑制器电路的能力。因此，能够根据实际电路的作用控制能力。
在根据本发明第九方面的存储器电路中，控制装置根据复制电路中产生的干扰故障值产生控制信号，该复制电路被提供在存储器电路中或存储器电路外面。
利用根据本发明第九方面的存储器电路，能够根据实际电路的作用，控制抑制器电路的能力，而不对主体电路增加额外的电路。
在根据本发明第十方面的存储器电路中，控制装置根据一个时钟周期内的干扰故障值，在与所述一个时钟周期相同的时钟周期内产生控制信号。
利用根据本发明第十方面的存储器电路，可以获得每个时钟周期需要的抑制器电路的能力，由此提供易于响应电路实际运行的效果。
根据本发明第十一方面的存储器电路，控制装置根据一个时钟周期内的干扰故障值，在所述一个时钟周期之后的时钟周期内产生控制信号。
利用根据本发明第十一方面的存储器电路，当时钟周期之间的电路作用稳定时，能够获得每个时钟周期需要的抑制器电路的能力，并且能够拥有足够的产生时间。因此，可以通过简单电路获得该效果。
在根据本发明第十二方面的存储器电路中，控制装置根据一个时钟周期内的干扰故障值，在所述一个时钟周期以及之后固定控制信号。
利用根据本发明第十二方面的存储器电路，通过在判断测试电路及其类似物时的干扰故障值以及基于该值固定控制信号，能够设置抑制器电路的必要和最小能力，而不安装复杂的控制电路。
根据本发明第十三方面的存储器电路，控制装置通过控制从存储器电路外面施加的信号，控制抑制器电路的能力。
利用根据本发明第十三方面的存储器电路，能够控制抑制器电路的能力，而不用在存储器电路内安装额外的控制电路。因此，可以减小存储器电路的面积和设计步骤的数目。
在根据本发明第十四方面的存储器电路中，在处理器核中产生从外面施加的控制信号。
利用根据本发明第十四方面的存储器电路，可以通过来自核侧的控制，控制抑制器电路的能力。因此，可以减小存储器电路的面积和设计步骤的数目。
在根据本发明第十五方面的存储器电路中，在BIST电路中产生从外面施加的控制信号。
利用根据本发明第十五方面的存储器电路，可以通过判断在测试存储器电路时的干扰故障值，决定抑制器电路的能力。此外，在存储器电路内不需要额外的控制电路，从而可以减小面积和设计步骤的数目。
在根据本发明第十六方面的存储器电路中，控制装置通过在存储器电路内部产生的控制信号，控制抑制器电路的能力。
在根据本发明第十六方面的存储器电路中，以闭合状态在存储器电路内部控制抑制器电路。因此，可以获得该效果，而不影响处理器核和外围电路的设计。
在根据本发明第十七方面的存储器电路中，控制装置通过根据用于运行存储器电路的供电电压产生的控制信号，控制抑制器电路的能力。
利用根据本发明第十七方面的存储器电路，当供电电压低至不需要抑制器电路的能力的程度时，降低抑制器电路的能力。由此，可以抑制导致运行速度降低的影响。
在根据本发明第十八方面的存储器电路中，控制装置通过根据存储器电路被运行的频率产生的控制信号，控制抑制器电路的能力。
利用根据本发明第十八方面的存储器电路，当工作频率低至不需要抑制器电路的能力的程度时，降低抑制器电路的能力。由此，可以抑制导致运行速度降低的影响。
在根据本发明第十九方面的存储器电路中，控制装置通过根据作为干扰故障抑制目标的内部信号线的电位产生的控制信号，控制抑制器电路的能力。
利用根据本发明第十九方面的存储器电路，当作为干扰故障抑制目标的内部信号线的电位被内部供电布线的电阻分量减少时，抑制器电路的能力被降低。由此，可以抑制导致运行速度降低的影响。
本发明通过例子进行说明且不限于附图的图例，其中相同的附图标记代表相似的元件，以及其中图1为存储器电路的电路框图，用于表示作为根据本发明优选实施例的存储器保持电路的存储单元及其外围电路的结构；图2为用于表示作为根据本发明优选实施例的存储器保持电路的存储单元的电路框图；图3为用于表示作为根据本发明优选实施例的存储器保持电路的存储单元的电路框图；图4为用于表示根据本发明优选实施例的存储单元的内部信号线的布置形状的图例；图5为用于表示根据本发明优选实施例的干扰故障抑制器电路的形状的图例；图6为用于表示根据本发明优选实施例的干扰故障抑制器电路的形状的图例；图7为用于表示根据本发明优选实施例的干扰故障抑制器电路的布置形状的图例；图8为用于表示根据本发明优选实施例的干扰故障抑制器电路的布置形状的图例；图9为用于表示根据本发明优选实施例的控制干扰故障抑制器电路能力的控制装置形状的图例；图10为用于表示根据本发明优选实施例的控制干扰故障抑制器电路能力的控制装置形状的图例；图11为用于表示根据本发明优选实施例的控制干扰故障抑制器电路能力的控制装置形状的图例；图12为用于表示根据本发明优选实施例的控制干扰故障抑制器电路能力的控制装置形状的图例；图13为用于表示根据本发明优选实施例的控制干扰故障抑制器电路能力的控制装置形状的图例；图14为干扰故障抑制器电路的框图；以及图15为用于表示布置信号线的状态的图例。
具体实施例方式
下面将通过参考附图描述本发明的优选实施例。
图1是存储器电路的框图，用于表示作为根据本发明优选实施例的存储器保持电路的存储单元及其外围电路的结构。图2和图3是用于表示图1所示的存储单元结构的电路框图。
在图1中，附图标记10是单个存储单元或阵列型存储单元，以及附图标记11是行译码器。在图2中，21-1至21-m(m为1或大于1的整数)是m-数目个写部分，22是存储器保持部分，23-1至23-n(n为1或大于1的整数)是n-数目个读出部分。图3说明具有公共写和读出部分的存储单元10，其中31-1至31-m(m为1或大于1的整数)是m-数目个写/读出部分，32是存储器保持部分。在图2和图3中，DATA是数据线，NDATA是反向的数据线。
多个存储单元10分别成行布置在行和列的方向。写字线(使能线)WWL1-1至WWLa-m(a为1或大于1的整数)和读出线(使能线)RWL1-1至RWLb-n(b为1或大于1的整数)以连接布置在行方向的存储单元10的方式沿相应的行方向布置。
基于从外面输入的写地址信号WA-1至WA-m，通过行译码器11选择写字线WWL1-1至WWLa-m。基于从外面输入的读出地址信号RA-1至RA-n，通过行译码器11选择读出线RWL1-1至RWLb-n。每个信号WA-1至WA-m和RA-1至RA-n具有1位或大于1位的位宽。在图1中，WE-1至WE-m是写使能信号，RE-1至RE-n是读出使能信号。
根据该存储单元的结构，除该字线之外，可以提供反向字线。当存储单元是图3所示的结构时，写和读出字线可以变为公共的，如WL-1至WL-m。
另外，写字线(使能线)WBL1-1至WBLc-m(c为1或大于1的整数)和读出线(使能线)RBL1-1至RBLd-n(d为1或大于1的整数)以连接布置在列方向的存储单元10的方式沿各个列方向布置。
根据该存储单元的结构，除该位线之外可以提供反向位线。当存储单元是图3所示的结构时，写和读出位线可以变为公共的，如BL-1至BL-m。
在图1中，根据需要在需要的部分布置抑制器电路，将在之后描述图14和图5、图6中表示的该抑制器电路例子。
在具有大量端口的图1的存储器电路中，为了节省面积，每个字线彼此相邻布置，如图4所示。在下面，通过仅仅参考写字线的情况提供描述，但是，对读出字线、位线及其他控制线也是相同的。而且，图4中信号线的布置仅仅是一个例子，它与以不同方法布置信号线的情况相同。
图4所示的信号布线的相邻布置也用于系统LSI电路内的处理器、功能块之间的布线以及处理器和功能块内的布线。根据需要在需要的部分布置抑制器电路，在之后将描述图14和图5、图6中表示的抑制器电路例子。写字线的描述也可应用于该情况。
在图4的情况下，存在来自RWL1-2和WWL1-2在WWL1-1中产生的干扰故障，在其他相邻线之间也发生。为了抑制干扰故障，如图5、图6和图14所示的抑制器电路被连接到每个字线。在图5的情况下，不断地产生干扰故障抑制能力。在图6和图14的情况下，当读出字线是选择电位时产生干扰故障抑制能力。图5、图6和图14所示的抑制器电路被给作例子，而下面提供的描述也应用于使用其他抑制器电路的情况。
如图7所示，根据环境，通过选择在作为抑制目标的信号线上的布置位置，控制电路可以获得最佳效果。例如，当信号线较短时，通过在驱动侧上布置控制电路增加抑制效果。相反地，当信号线较长时，由于离开驱动侧时干扰故障变得显著，所以通过在驱动侧相对侧上的线的末端布置它，可以增加效果。而且，在信号线上可以散乱地布置多个抑制器电路。
在每个端口之间可能存在干扰故障不同的情况。例如，参考图4，可能有WWL1-2的接地布线电容大于WWL1-1的接地布线电容的情况，因此不出现干扰故障等问题。在此情况下，可以通过不在WWL1-2提供抑制器电路，防止写端口2的运行速度降低。
如图8所示，对于相同布线上提供的多个抑制器电路和在每个端口提供的抑制器电路，通过分别控制每个抑制器电路的能力，可以分别提供具有必要抑制能力的每个区域和端口。通过控制信号线CTR1-1至1-n，执行对每个抑制器电路的能力的控制。该控制允许用于每个信号线的必需和最小抑制能力，以便可以将在电路的初始运行时作用的不良影响抑制至最小，即功率和运行速度。用于每个电路的控制信号线可以被分别提供，或可以部分地或完全地共享，以被公共使用。例如，抑制器电路的能力可以通过下面三种控制装置来控制。
通过将分别提供的抑制器电路整个电路的衬底分开或将部分电路的衬底分开，可以由每个抑制器电路控制衬底电位。通过在衬底施加反向偏压可以降低抑制器电路的能力，并且通过施加正偏压可以提高抑制器电路的能力。
如图9所示，通过在每个抑制器电路提供多个电路和控制每个电路的连接，也可以控制抑制器电路的能力。在图9中，通过使得控制信号线CTR1-1和1-2中的一或两个为非选择电位，当不需要抑制能力时，可以降低抑制能力。当与图9相同的结构应用于图6和图14的抑制器电路时，情况相同。
在每个抑制器电路中，可以由例如图10和图11所示的电路结构控制用于产生抑制干扰故障的能力的时机。在图10和图11中，与由CTR1-1控制的抑制器电路相比，由控制信号线CTR1-2控制的抑制器电路的时机被延迟。该结构提供合适的抑制能力，即使在从相邻信号线的运行点改变时机时产生干扰故障的情况或超过长时间产生干扰故障的情况下。而且，在存在包含叠加的高次谐波分量的干扰故障情况下，具有不同时机的多个抑制器电路的能力可以被叠加，以用作用于抑制高次谐波的滤波器，由此减小高次谐波分量。
基于在存储器电路中产生的干扰故障值，可以产生每个控制电路的控制信号。具体地，如图12所示，干扰故障探测电路被提供给存储器电路中的信号线。基于探测结果，产生控制电路的控制信号组CTR和控制信号。图13表示探测电路和控制信号产生电路的例子。在图13中，在时钟信号线CLK的上升和产生干扰故障之间，根据与WWL1-1叠加的干扰故障，将通过初始化信号线INIT预充电的判断信号线DET1-1和DET 1-2放电。在下一CLK，在触发器FF1-1和FF1-2中存储该状态，由此产生控制信号线CTR1-1和CTR1-2。利用该结构，可以根据在作为抑制目标的区域中产生的干扰故障值，控制抑制器电路的能力。因此，根据实际电路的作用执行能力控制变为可能。
根据在存储单元的复制电路中产生的干扰故障值，可以执行每个抑制器电路的控制。由图1所示的由单个或多个存储单元10构成的复制电路，可以被提供在存储器电路中或其外面。在此情况下，可以根据实际电路的作用执行抑制器电路的能力控制，而不对作为主体的电路增加额外电路。因此，在不降低主体电路的运行速度的条件下，控制抑制器电路成为可能。
通过使用复制电路，在相同的周期中，如上所述的干扰故障的探测值可以被反映在用于主体电路的抑制器电路的控制信号上。在此情况下，允许抑制器电路具有在时钟周期中需要的能力，由此提供易于响应电路实际作用的效果。
此外，如图13所示，在电路作用恒定的情况下，在某个周期中探测的干扰故障值可以被反映在该探测周期之后的周期中抑制器电路的控制信号上。在此情况下，没有必要使用复制电路，以便可以减小面积和设计步骤的数目。
更进一步，在电路的使用状态恒定的情况下，在测试电路及其类似物的时候可以判断干扰故障值，以及可以基于那些值固定控制信号。在此情况下，可以设置必要的和最小能力的抑制器电路，而不安装复杂的控制电路，导致面积和设计步骤的数目减小。
用于图12所示抑制器电路的控制信号可以从存储器电路外面施加。在那种情况下，在存储器电路内不必具有控制电路，以便可以减小存储器电路的面积和设计步骤的数目。外部控制方法的例子可以是从处理器核或从存储器电路的BIST(内建自测试)电路来控制。在这两种情况下，都可以减小存储器电路的面积和设计步骤的数目。
如图12和图13所示，可以在存储器电路内部产生用于控制电路的控制信号。在内部产生信号的情况下，以闭合状态在存储器电路内执行控制电路的控制。这能够进行控制，而没有施加对处理器核和外围电路的设计的影响。
根据运行存储器电路的供电电压，可以产生和施加用于控制电路的控制信号。在此情况下，当供电电压低至不需要抑制器电路的能力的程度时，抑制器电路的能力被降低，用于抑制导致运行速度降低的影响。
另外，根据存储器电路被运行的频率，可以产生和施加用于控制电路的控制信号。在此情况下，当工作频率低至不需要抑制器电路的能力的程度时，抑制器电路的能力被降低，用于抑制导致运行速度降低的影响。
更进一步，根据作为干扰故障抑制目标的内部信号线的电位，可以产生和施加用于控制电路的控制信号。在此情况下，当通过内部电源布线的电阻分量减小作为干扰故障抑制目标的内部信号线的电位时，抑制器电路的能力被降低，用于抑制导致运行速度降低的影响。
尽管已详细描述和图示了本发明，但是应当清楚地理解这些仅仅是通过图例和例子来说明本发明，而不是用来限制本发明，本发明的精神和范围仅仅由以下各项权利要求所限制。
权利要求
1.一种存储器电路，包括单个或多个读出端口；单个或多个写端口；干扰故障抑制器电路，用于抑制每个所述端口的内部信号线之间的干扰故障；以及控制装置，用于控制所述干扰故障抑制器电路的能力。
2.根据权利要求1的存储器电路，其中所述干扰故障抑制器电路被布置在信号线上的多个位置。
3.根据权利要求1的存储器电路，其中所述干扰故障抑制器电路被提供给每个所述端口。
4.根据权利要求1的存储器电路，其中所述控制装置通过每个所述抑制器电路，控制所述干扰故障抑制器电路的所述能力。
5.根据权利要求1的存储器电路，其中所述控制装置通过控制所述干扰故障抑制器电路的衬底电位，控制所述抑制器电路的所述能力。
6.根据权利要求1的存储器电路，其中所述控制装置通过控制所述干扰故障抑制器电路的连接的数目，控制所述抑制器电路的所述能力。
7.根据权利要求1的存储器电路，其中所述控制装置通过控制产生所述干扰故障抑制器电路的所述能力的时机，控制所述抑制器电路的所述能力。
8.根据权利要求1的存储器电路，其中所述控制装置根据在所述存储器电路中产生的干扰故障值，产生控制信号。
9.根据权利要求1的存储器电路，其中所述控制装置根据在所述存储器电路中或所述存储器电路外面提供的复制电路中产生的干扰故障值，产生控制信号。
10.根据权利要求1的存储器电路，其中所述控制装置根据一个时钟周期内的干扰故障值，在与所述一个时钟周期相同的时钟周期内产生控制信号。
11.根据权利要求1的存储器电路，其中所述控制装置根据一个时钟周期内的干扰故障值，在所述一个时钟周期之后的时钟周期内产生控制信号。
12.根据权利要求1的存储器电路，其中所述控制装置根据一个时钟周期内的干扰故障值，在所述一个时钟周期内以及之后固定控制信号。
13.根据权利要求1的存储器电路，其中所述控制装置通过从所述存储器电路外面施加的控制信号，控制所述抑制器电路的所述能力。
14.根据权利要求13的存储器电路，其中所述从外面施加的控制信号在处理器核中产生。
15.根据权利要求13的存储器电路，其中所述从外面施加的控制信号在BIST电路中产生。
16.根据权利要求1的存储器电路，其中所述控制装置通过在所述存储器电路内部产生的控制信号，控制所述抑制器电路的所述能力。
17.根据权利要求1的存储器电路，其中所述控制装置通过根据用于运行所述存储器电路的供电电压产生的控制信号，控制所述抑制器电路的所述能力。
18.根据权利要求1的存储器电路，其中所述控制装置通过根据所述存储器电路被运行的频率产生的控制信号，控制所述抑制器电路的所述能力。
19.根据权利要求1的存储器电路，其中所述控制装置通过根据作为干扰故障抑制目标的内部信号线的电位产生的控制信号，控制所述抑制器电路的所述能力。
全文摘要
一种存储器电路，包括单个或多个读出端口；单个或多个写端口；用于抑制每个端口的内部信号线之间的干扰故障的干扰故障抑制器电路；以及用于控制该干扰故障抑制器电路的能力的控制装置。
文档编号G11C7/00GK1822223SQ20051013226
公开日2006年8月23日 申请日期2005年12月22日 优先权日2004年12月22日
发明者池田雄一郎 申请人:松下电器产业株式会社