专利名称：具有对数据输入/输出线充电或放电的锁存器的存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，且更具体地，涉及一种用于防止锁存单元和与该锁存单元连接的数据输入/输出线的泄漏电流的半导体存储装置。
背景技术：
将半导体存储装置分类为用于执行读取或写入操作的作用中状态及非作用中状态(例如，待命模式和自更新模式)。当半导体存储装置处于用于执行读取或写入操作的作用中状态中时，诸如全域数据I/O线及局域数据I/O线的数据输入/输出(I/O)线根据读取或写入数据的逻辑电平而变化。当半导体存储装置处于非作用中状态中时，通过锁存单元用逻辑电平“高”或逻辑电平“低”来固定数据I/O线以便防止耦合及浮动。
图1为示出传统半导体存储装置的锁存单元和全域数据I/O线的框图。
如所示出的，在传统半导体存储装置中，具有全域数据GIO<0:15>的16条全域数据I/O线10与锁存单元20连接，以便不管半导体装置是处于作用中状态中还是非作用中状态中都防止全域数据I/O线10浮动。因此，全域数据I/O线10维持读取或写入数据的逻辑电平“高”或“低”，其先前由锁存单元20锁存。
如果不管半导体装置是处于作用中状态中还是非作用中状态中，全域数据I/O线10都维持先前由锁存单元20锁存的读取或写入数据的逻辑电平，则全域数据I/O线10及锁存单元20根据先前由锁存单元20锁存的数据的逻辑电平来消耗不必要的电流。
在双数据速率同步动态随机存取存储器(DDR SDRAM)的情况下，使用32条全域数据I/O线10；在DDR2 SDRAM的情况下，使用64条全域数据I/O线10；以及在DDR3 SDRAM的情况下，使用128条全域数据I/O线10。当快速操作半导体存储装置时，全域数据I/O线10及锁存单元20所消耗的不必要电流增加，从而使直流电(CD)劣化。
发明内容
因此，本发明的目的为提供一种半导体存储装置，其用于减小当该半导体存储装置处于非作用中时全域数据输入/输出线及锁存单元所消耗的不必要的泄漏电流。
根据本发明的一方面，提供一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包括数据输入/输出(I/O)线；锁存单元，其用于防止该数据I/O线浮动；和充电单元，其用于控制该锁存单元，以当该半导体存储装置处于非作用中状态中时对该数据I/O线充电。
根据本发明的另一方面，提供一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包括数据输入/输出(I/O)线；锁存单元，其用于防止该数据I/O线浮动；以及放电单元，其用于控制该锁存单元，以当该半导体存储装置处于非作用中状态中时对该数据I/O线放电。
根据本发明的又一方面，提供一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包括数据输入/输出(I/O)线；上拉锁存单元，其用于当该半导体存储装置处于非作用中状态中时上拉该数据I/O线；下拉锁存单元，其用于当该半导体存储装置处于非作用中状态中时下拉该数据I/O线；及选择单元，其用于选择性地驱动该上拉锁存单元和该下拉锁存单元中的一个。
根据结合附图对优选实施例的以下描述，本发明的上面和其它目的和特征将变得明显，其中图1为传统半导体存储装置的锁存单元和全域数据I/O线的框图；图2为根据本发明的第一实施例的具有用于对全域数据I/O线充电或放电的锁存单元的半导体存储装置的框图；图3为图2中所示的选择信号发生器的详细框图；图4为根据本发明第二实施例的用于在待命模式的情况下基于时钟使能信号和RAS空闲信号而对全域数据I/O线充电的上拉锁存单元的框图；图5为根据本发明的第三实施例的用于在待命模式的情况下基于时钟使能信号和RAS空闲信号而对全域数据I/O线充电的上拉锁存单元的框图；图6为根据本发明的第四实施例的用于在待命模式的情况下基于时钟使能信号和RAS空闲信号而对全域数据I/O线放电的下拉锁存单元的框图；图7为根据本发明的第五实施例的用于在待命模式的情况下基于时钟使能信号和RAS空闲信号而对全域数据I/O线放电的下拉锁存单元的框图；图8为根据本发明的第六实施例的用于在待命模式的情况下基于时钟使能信号而对全域数据I/O线充电的上拉锁存单元的框图；图9为根据本发明的第七实施例的用于在待命模式的情况下基于时钟使能信号而对全域数据I/O线充电的上拉锁存单元的框图；图10为根据本发明的第八实施例的用于在待命模式的情况下基于时钟使能信号而对全域数据I/O线放电的下拉锁存单元的框图；图11为根据本发明的第九实施例的用于在待命模式的情况下基于时钟使能信号而对全域数据I/O线放电的下拉锁存单元的框图；图12为根据本发明的第十实施例的用于在自更新模式的情况下基于自更新信号而对全域数据I/O线充电的上拉锁存单元的框图；图13为根据本发明的第十一实施例的用于在自更新模式的情况下基于自更新信号而对全域数据I/O线充电的上拉锁存单元的框图；图14为根据本发明的第十二实施例的用于在自更新模式的情况下基于自更新信号而对全域数据I/O线放电的下拉锁存单元的框图；以及图15为根据本发明的第十三实施例的用于在自更新模式的情况下基于自更新信号而对全域数据I/O线放电的下拉锁存单元的框图。
具体实施例方式
下文中，将参考附图来详细描述根据本发明的半导体存储装置。
图2为根据本发明的第一实施例的具有用于对全域数据I/O线充电或放电的锁存单元的半导体存储装置的框图。
如所示出的，半导体存储装置包括全域数据输入/输出(I/O)线100、锁存单元、充电单元、放电单元以及选择单元300。
锁存单元耦接至全域数据I/O线100，并防止全域数据I/O线100浮动。当半导体存储装置非作用中时，充电单元经由锁存单元对全域数据I/O线100充电。当半导体存储装置非作用中时，放电单元经由锁存单元对全域数据I/O线100放电。选择单元300选择性地驱动充电单元及放电单元中的一个。
本文中，将充电单元和一部分锁存单元表示为上拉锁存单元200；并将放电单元和另一部分锁存单元表示为下拉锁存单元400。
选择单元300包括选择信号产生单元310及多任务器320。选择信号产生单元310产生选择信号SELB以便确定选择上拉锁存单元200和下拉锁存单元400中的哪一个。多任务器320基于选择信号SELB而选择上拉锁存单元200和下拉锁存单元400中的一个并驱动所选择的单元。
多任务器320包括第一反转器IV1至第三反转器IV3以及第一传输门PASS1与第二传输门PASS2。第一反转器IV1将选择信号SELB反转；并且第一传输门PASS1响应于选择信号SELB和第一反转器IV1的输出来控制上拉锁存单元200。第二反转器IV2将选择信号SELB反转；第三反转器IV3将第一反转器IV1的输出反转；并且第二传输门PASS2响应于第二反转器IV2与第三反转器IV3的输出来控制下拉锁存单元400。
接下来描述用于选择性地驱动上拉锁存单元200和下拉锁存单元400的方法。
首先，比较由测试装置所测量的在全域数据I/O线100中流动的泄漏电流量、与由选择单元300选择的在上拉锁存单元200或下拉锁存单元400中有的晶体管中流动的泄漏电流量。
当在全域数据I/O线100中流动的泄漏电流量大于在上拉锁存单元200或下拉锁存单元400的晶体管中流动的泄漏电流量时，将全域数据I/O线100放电至接地电压VSS以便节省电流量。否则，即，在全域数据I/O线100中流动的泄漏电流量小于在上拉锁存单元200或下拉锁存单元400的晶体管中流动的泄漏电流量，由电源电压(例如，周边电压VPERI)对全域数据I/O线100充电，以便防止不必要的电流消耗。
在本发明中，半导体存储装置的非作用中状态包括待命模式和自更新模式。具体地说，本发明的效果在待命模式或自更新模式中最大化。
此外，全域数据I/O线100可不仅包括局域数据I/O线，而且也可包括所有数据I/O线，其通过锁存单元用逻辑电平“高”或“低”来固定以便防止全域数据I/O线100浮动或耦合。
此外，本发明可包括上拉锁存单元200和下拉锁存单元400而没有选择单元300。
图3为图2中所示的选择信号发生器310的详细框图。
如所示出，选择信号发生器310包括多个MOS晶体管、熔丝FUSE1、以及多个反转器。
第一PMOS晶体管P1、熔丝FUSE1和第一NMOS晶体管N1至第三NMOS晶体管N3串联连接于周边电压VPERI与接地电压VSS之间。第一PMOS晶体管P1和第一NMOS晶体管N1的每一个都具有用于接收在测试模式期间使能的测试模式选择信号TM_SEL的栅极。第二NMOS晶体管N2和第三NMOS晶体管N3的每一个都具有用于接收周边电压VPERI的栅极。在测试模式之后，熔丝FUSE1固定选择信号SELB的逻辑电平。第一反转器IV4具有输入端子，其耦接至第一NMOS晶体管N1和熔丝FUSE1的共同端子；第二反转器IV5具有输入端子，其耦接至第一反转器IV4的输出端子；并且第三反转器IV6具有与第二反转器IV5的输出端子耦接的输入端子，和用于输出选择信号SELB的输出端子。第四NMOS晶体管N4耦接于接地电压VSS与第一NMOS晶体管N1和熔丝FUSE1的共同端子之间，并且其具有用于接收第一NMOS晶体管IV4的输出的栅极。
选择信号发生器310接收在测试模式期间使能的测试模式选择信号TM_SEL，并基于通过比较在全域数据I/O线100中流动的泄漏电流量与在上拉锁存单元200或下拉锁存单元400中具有的晶体管中流动的泄漏电流量而产生的比较结果，来确定是否切断熔丝FUSE1。
当用逻辑电平“高”激活测试模式选择信号TM_SEL时，也用逻辑电平“高”激活选择信号SELB。结果，使全域数据I/O线100放电为逻辑电平“低”。否则，即当用逻辑电平“低”撤销激活测试模式选择信号TM_SEL时，也用逻辑电平“低”撤销激活选择信号SELB。结果，使全域数据I/O线100充电为逻辑电平“高”。
如上文所描述，当在充电期间将至少一个全域数据I/O线100撤销激活为逻辑电平“低”时，本发明可减小在上拉锁存单元200或下拉锁存单元400中的晶体管中流动的泄漏电流。同样地，当在放电期间将至少一个全域数据I/O线100激活为逻辑电平“高”时，可能减小在上拉锁存单元200或下拉锁存单元400中的晶体管中流动的泄漏电流。
下文中，参考图4至图15，根据本发明的其它实施例，将详细描述用于对全域数据I/O线100充电和放电的上拉锁存单元200和下拉锁存单元400而没有选择单元300。
图4为根据本发明的第二实施例的用于在待命模式期间基于时钟使能信号和RAS空闲信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出的，上拉锁存单元200A包括充电单元220A和锁存单元240A。充电单元220A确定通过组合时钟使能信号CKE和RAS空闲信号RAS_IDLE而产生的充电信号CH_SIG的逻辑电平。
充电单元220A包括第一反转器INV1和第一“或非”(NOR)门NOR1。第一反转器INV1接收时钟使能信号CKE并将其反转。第一NOR门NOR1对RAS空闲信号RAS_IDLE和第一反转器INV1的输出执行NOR运算，并将充电信号CH_SIG输出到锁存单元240A。
锁存单元240A包括一第一“与非”(NAND)门NAND1和第二反转器INV2。第一NAND门NAND1具有一个用于接收充电信号CH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第二反转器INV2将第一NAND门NAND1的输出反转，并将已反转的信号输出到第一NAND门NAND1的另一个输入端子。
图5为根据本发明的第三实施例的用于在待命模式期间基于时钟使能信号和RAS空闲信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出的，上拉锁存单元200B包括充电单元220B和锁存单元240B。充电单元220B确定通过组合时钟使能信号CKE和RAS空闲信号RAS_IDLE而产生的充电信号CH_SIG的逻辑电平。
充电单元220B包括第一反转器INV3和第一NAND门NAND2。第一反转器INV3接收RAS空闲信号RAS_IDLE并将其反转。第一NAND门NAND2对时钟使能信号CKE和第一反转器INV3的输出执行NAND运算，并将充电信号CH_SIG输出到锁存单元240B。
锁存单元240B包括第一NOR门NOR2和第二反转器INV4。第一NOR门NOR2具有一个用于接收充电信号CH_SIG的输入端子。第二反转器INV4将第一NOR门NOR2的输出反转，并将已反转的信号输出到全域数据I/O线100和第一NOR门NOR2的另一个输入端子。
参考图4及图5，如果表示时钟信号的使能状态的时钟使能信号CKE被撤销激活为逻辑电平“低”，或示出待命模式的RAS空闲信号RAS_IDLE被激活为逻辑电平“高”，则充电单元经由锁存单元用逻辑电平“高”对全域数据I/O线充电。
图6为示出根据本发明的第四实施例的用于在待命模式期间基于时钟使能信号和RAS空闲信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出的，下拉锁存单元400A包括放电单元420A及锁存单元440A。放电单元420A确定通过组合时钟使能信号CKE和RAS空闲信号RAS_IDLE而产生的放电信号DISCH_SIG的逻辑电平。
放电单元420A包括第一反转器INV5和第一NAND门NAND3。第一反转器INV5接收RAS空闲信号RAS_IDLE并将其反转。第一NAND门NAND3对时钟使能信号CKE和第一反转器INV5的输出执行NAND运算，并将放电信号DISCH_SIG输出到锁存单元440A。
锁存单元440A包括第一“或非”门NOR3和第二反转器INV6。第一NOR门NOR3具有一个用于接收放电信号DISCH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第二反转器INV6将第一NOR门NOR3的输出反转，并将经反转的信号输出到第一NOR门NOR3的另一个输入端子。
图7为示出根据本发明的第五实施例的用于在待命模式期间基于时钟使能信号和RAS空闲信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出，下拉锁存单元400B包括放电单元420B和锁存单元440B。放电单元420B确定通过组合时钟使能信号CKE和RAS空闲信号RAS_IDLE而产生的放电信号DISCH_SIG的逻辑电平。
放电单元420B包括第一反转器INV7和第一NOR门NOR4。第一反转器INV7接收时钟使能信号CKE并将其反转。第一NOR门NOR4对RAS空闲信号RAS_IDLE和第一反转器INV7的输出执行NOR运算，并将放电信号DISCH_SIG输出到锁存单元440B。
锁存单元440B包括第一NAND门NAND4和第二反转器INV8。第一NAND门NAND4具有一个用于接收放电信号DISCH_SIG的输入端子。第二反转器INV8将第一NAND门NAND4的输出反转，并将经反转的信号输出到全域数据I/O线100和第一NAND门NAND4的另一个输入端子。
参看图6及图7，如果时钟使能信号CKE被撤销激活为逻辑电平“低”，并且RAS空闲信号RAS_IDLE被激活为逻辑电平“高”，则放电单元经由锁存单元用逻辑电平“低”而对全域数据I/O线放电。
图8为示出根据本发明的第六实施例的用于在待命模式期间基于时钟使能信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出的，上拉锁存单元200C包括充电单元220C和锁存单元240C。充电单元220C基于时钟使能信号CKE而确定充电信号CH_SIG的逻辑电平。
充电单元220C接收时钟使能信号CKE并将该时钟使能信号CKE作为充电信号CH_SIG而输出到锁存单元240C。
锁存单元240C包括第一NAND门NAND5和第一反转器INV9。第一NAND门NAND5具有一个用于接收充电信号CH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第一反转器INV9将第一NAND门NAND5的输出反转，并将经反转的信号输出到第一NAND门NAND5的另一个输入端子。
图9为示出根据本发明的第七实施例的用于在待命模式期间基于时钟使能信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出的，上拉锁存单元200D包括充电单元220D和锁存单元240D。充电单元220D基于时钟使能信号CKE而确定充电信号CH_SIG的逻辑电平。
充电单元220D包括第一反转器INV10，其用于将时钟使能信号CKE反转，并将经反转的信号作为充电信号CH_SIG而输出到锁存单元240D。
锁存单元240D包括第一NOR门NOR5和第二反转器INV11。第一NOR门NOR5具有一个用于接收充电信号CH_SIG的输入端子。第二反转器INV11将第一NOR门NOR5的输出反转，并将经反转的信号输出到全域数据I/O线100和第一NOR门NOR5的另一个输入端子。
参看图8和图9，如果表示时钟信号的使能状态的时钟使能信号CKE被撤销激活为逻辑电平“低”，则充电单元经由锁存单元用逻辑电平“高”而对全域数据I/O线充电。
图10为示出根据本发明的第八实施例的用于在待命模式期间基于时钟使能信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出的，下拉锁存单元400C包括放电单元420C及锁存单元440C。放电单元420C基于时钟使能信号CKE而确定放电信号DISCH_SIG的逻辑电平。
放电单元420C包括第一反转器INV12，其用于将时钟使能信号CKE反转，并将经反转的信号作为放电信号DISCH_SIG而输出到锁存单元440C。
锁存单元440C包括第一NOR门NOR6和第二反转器INV13。第一NOR门NOR6具有一个用于接收放电信号DISCH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第二反转器INV13将第一NOR门NOR6的输出反转，并将经反转的信号输出到第一NOR门NOR6的另一个输入端子。
图11为示出根据本发明的第九实施例的用于在待命模式期间基于时钟使能信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出的，下拉锁存单元400D包括放电单元420D和锁存单元440D。放电单元420D基于时钟使能信号CKE而确定放电信号DISCH_SIG的逻辑电平。
放电单元420D接收时钟使能信号CKE，并将该时钟使能信号CKE作为放电信号DISCH_SIG而输出到锁存单元440D。
锁存单元440D包括第一NAND门NAND6和第一反转器INV14。第一NAND门NAND6具有一个用于接收放电信号DISCH_SIG的输入端子。第一反转器INV14将第一NAND门NAND6的输出反转，并将经反转的信号输出到全域数据I/O线100和第一NAND门NAND6的另一个输入端子。
参考图10及图11，如果表示时钟信号的使能状态的时钟使能信号CKE被撤销激活为逻辑电平“低”，则放电单元经由锁存单元用逻辑电平“低”而对全域数据I/O线放电。
图12为示出根据本发明的第十实施例的用于在自更新模式期间基于自更新信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出的，上拉锁存单元200E包括充电单元220E和锁存单元240E。充电单元220E基于自更新信号SREF而确定充电信号CH_SIG的逻辑电平。
充电单元220E包括第一反转器INV15，其用于将自更新信号SREF反转，并将经反转的信号作为充电信号CH_SIG而输出到锁存单元240E。
锁存单元240E包括第一NAND门NAND7和第二反转器INV16。第一NAND门NAND7具有一个用于接收充电信号CH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第二反转器INV16将第一NAND门NAND7的输出反转，且将经反转的信号输出到第一NAND门NAND7的另一个输入端子。
图13为示出根据本发明的第十一实施例的用于在自更新模式期间基于自更新信号而对全域数据I/O线充电的上拉锁存单元的框图。
如所示出，上拉锁存单元200F包括充电单元220F和锁存单元240F。充电单元220F基于自更新信号SREF而确定充电信号CH_SIG的逻辑电平。
充电单元220F接收自更新信号SREF，并将自更新信号SREF作为充电信号CH_SIG而输出到锁存单元240F。
锁存单元240F包括第一NOR门NOR7和第一反转器INV17。第一NOR门NOR7具有一个用于接收充电信号CH_SIG的输入端子。第一反转器INV16将第一NOR门NOR7的输出反转，并将经反转的信号输出到全域数据I/O线100和第一NOR门NOR7的另一个输入端子。
参考图12和图13，如果表示自更新模式的自更新信号SREF被激活为逻辑电平“高”，则充电单元经由锁存单元用逻辑电平“高”而对全域数据I/O线充电。
图14为示出根据本发明的第十二实施例的用于在自更新模式期间基于自更新信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出的，下拉锁存单元400E包括放电单元420E和锁存单元440E。放电单元420E基于自更新信号SREF而确定放电信号DISCH_SIG的逻辑电平。
放电单元420E接收自更新信号SREF，并将自更新信号SREF作为放电信号DISCH_SIG而输出到锁存单元440E。
锁存单元440E包括第一NOR门NOR8和第一反转器INV18。第一NOR门NOR8具有一个用于接收放电信号DISCH_SIG的输入端子和耦接至全域数据I/O线100的输出端子。第一反转器INV18将第一NOR门NOR8的输出反转，并将经反转的信号输出到第一NOR门NOR8的另一个输入端子。
图15为示出根据本发明的第十三实施例的用于在自更新模式期间基于自更新信号而对全域数据I/O线放电的下拉锁存单元的框图。
如所示出的，下拉锁存单元400F包括放电单元420F及锁存单元440F。放电单元420F基于自更新信号SREF而确定放电信号DISCH_SIG的逻辑电平。
放电单元420F包括第一反转器INV19，其用于将自更新信号SREF反转，并将经反转的信号作为放电信号DISCH_SIG而输出到锁存单元440F。
锁存单元440F包括第一NAND门NAND8和第二反转器INV20。第一NAND门NAND8具有一个用于接收放电信号DISCH_SIG的输入端子。第二反转器INV20将第一NAND门NAND8的输出反转，并将经反转的信号输出到全域数据I/O线100和第一NAND门NAND8的另一个输入端子。
参考图14和图15，如果自更新信号SREF被激活为逻辑电平“高”，则放电单元经由锁存单元用逻辑电平“低”而对全域数据I/O线放电。
如上文所描述，在本发明中，半导体存储装置基于通知撤销激活全域数据I/O线的信号而对全域数据I/O线100充电或放电，例如，该信号在待命模式的情况下为时钟使能信号CKE和RAS空闲信号RAS_IDLE，而在自更新模式的情况下为自更新信号SREF。因此，通过对全域数据I/O线100选择性地充电或放电，可能减小流过上拉锁存单元200或下拉锁存单元400、以及全域数据I/O线100的泄漏电流。此外，可能改进半导体存储装置的直流电(DC)的特性。
本申请案含有关于2005年9月29日和2005年12月28日在韩国专利局提交的韩国专利申请案第2005-91566号和第2005-132577号的主题，该专利申请案的全部内容以引用的方式并入本文中。
虽然已经结合特定实施例描述了本发明，但对本领域的技术人员明显的是，可在不脱离如下文的权利要求所限定的本发明的精神和范围的情况下作出各种变化和修改。
权利要求
1.一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包含数据输入/输出(I/O)线；锁存单元，其用于防止该数据I/O线浮动；以及充电单元，其用于控制该锁存单元，以当该半导体存储装置处于该非作用中状态时对该数据I/O线充电。
2.根据权利要求1的半导体存储装置，其中该非作用中状态包含待命模式和自更新模式。
3.根据权利要求2的半导体存储装置，其中该充电单元基于通过组合表示该半导体存储装置的时钟信号的使能状态的时钟使能信号和转变该待命模式的列地址选通(RAS)空闲信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
4.根据权利要求2的半导体存储装置，其中该充电单元基于通过使用一表示该半导体存储装置的时钟信号的使能状态的时钟使能信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
5.根据权利要求2的半导体存储装置，其中该充电单元基于通过使用转变该自更新模式的自更新信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
6.一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包含数据输入/输出(I/O)线；锁存单元，其用于防止该数据I/O线浮动；以及放电单元，其用于控制该锁存单元，以当该半导体存储装置处于该非作用中状态时对该数据I/O线放电。
7.根据权利要求6的半导体存储装置，其中该非作用中状态包含待命模式和自更新模式。
8.根据权利要求7的半导体存储装置，其中该放电单元基于通过组合表示该半导体存储装置的时钟信号的使能状态的时钟使能信号和转变该待命模式的列地址选通(RAS)空闲信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
9.根据权利要求7的半导体存储装置，其中该放电单元基于通过使用表示该半导体存储装置的时钟信号的使能状态的时钟使能信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
10.根据权利要求7的半导体存储装置，其中该放电单元基于通过使用转变该自更新模式的自更新信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
11.一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态、和非作用中状态，该半导体存储装置包含数据输入/输出(I/O)线；上拉锁存单元，其用于当该半导体存储装置处于该非作用中状态时上拉该数据I/O线；下拉锁存单元，其用于当该半导体存储装置处于该非作用中状态时下拉该数据I/O线；以及选择单元，其用于选择性地驱动该上拉锁存单元和该下拉锁存单元之
12.根据权利要求11的半导体存储装置，其中非作用中状态包含待命模式和自更新模式。
13.根据权利要求12的半导体存储装置，其中该上拉锁存单元包括锁存单元，其用于防止该数据I/O线浮动；以及充电单元，其用于控制该锁存单元，以当该半导体存储装置处于该非作用中状态时对该数据I/O线充电。
14.根据权利要求13的半导体存储装置，其中该充电单元基于通过组合表示该半导体存储装置的时钟信号的使能状态的时钟使能信号和转变该待命模式的列地址选通(RAS)空闲信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
15.根据权利要求14的半导体存储装置，其中该充电单元包括第一反转器，其用于将该时钟使能信号反转；以及NOR门，其用于对该RAS空闲信号和该第一反转器的输出执行NOR运算，以将所述充电信号输出到所述锁存单元。
16.根据权利要求15的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该充电信号的输入端子和一耦接至该数据I/O线的输出端子；以及第二反转器，其用于将该NAND门的输出反转，并将该经反转的信号输出到该NAND门的另一个输入端子。
17.根据权利要求14的半导体存储装置，其中该充电单元包括第一反转器，其用于将该RAS空闲信号反转；以及NAND门，其用于对该时钟使能信号和该第一反转器的输出执行NAND运算，以将所述充电信号输出到所述锁存单元。
18.根据权利要求17的半导体存储装置，其中该锁存单元包括NOR门，其具有用于接收该充电信号的输入端子；以及第二反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到耦接至该NOR门的另一个输入端子的该数据I/O线。
19.根据权利要求13的半导体存储装置，其中该充电单元基于通过使用表示该半导体存储装置的时钟信号的使能状态的时钟使能信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
20.根据权利要求19的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该充电信号的输入端子和一耦接至该数据I/O线的输出端子；以及反转器，其用于将该NAND门的输出反转，并将该经反转的信号输出到该NAND门的另一个输入端子。
21.根据权利要求19的半导体存储装置，其中该充电单元包括第一反转器，其用于将该时钟使能信号反转，并将该经反转的信号作为该充电信号而输出到该锁存单元。
22.根据权利要求21的半导体存储装置，其中该锁存单元包括NOR门，其具有一个用于接收该充电信号的输入端子；以及第二反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到耦接至该NOR门的另一个输入端子的该数据I/O线。
23.根据权利要求13的半导体存储装置，其中该充电单元基于通过使用转变该自更新模式的自更新信号而产生的充电信号，来确定该锁存单元的输出信号的逻辑电平。
24.根据权利要求23的半导体存储装置，其中该充电单元包括第一反转器，其用于将该自更新信号反转，并将该经反转的信号作为该充电信号而输出到该锁存单元。
25.根据权利要求24的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该充电信号的输入端子和一耦接至该数据I/O线的输出端子；以及第二反转器，其用于将该NAND门的输出反转，并将该经反转的信号输出到该NAND门的另一个输入端子。
26.根据权利要求23的半导体存储装置，其中该锁存单元包括NOR门，其具有一个用于接收该充电信号的输入端子；以及反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到耦接至该NOR门的另一个输入端子的该数据I/O线。
27.根据权利要求12的半导体存储装置，其中该下拉锁存单元包括锁存单元，其用于防止该数据I/O线浮动；以及放电单元，其用于控制该锁存单元，以当该半导体存储装置处于该非作用中状态时对该数据I/O线放电。
28.根据权利要求27的半导体存储装置，其中该放电单元基于通过组合表示该半导体存储装置的时钟信号的使能状态的时钟使能信号和转变该待命模式的列地址选通(RAS)空闲信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
29.根据权利要求28的半导体存储装置，其中该放电单元包括第一反转器，其用于将该RAS空闲信号反转；以及NAND门，其用于对该时钟使能信号和该第一反转器的输出执行NAND运算，从而将该放电信号输出到该锁存单元。
30.根据权利要求29的半导体存储装置，其中该锁存单元包括NOR门，其具有一个用于接收该放电信号的输入端子和一耦接至该数据I/O线的输出端子；以及第二反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到该NOR门的另一个输入端子。
31.根据权利要求28的半导体存储装置，其中该放电单元包括第一反转器，其用于将该时钟使能信号反转；以及NOR门，其用于对该RAS空闲信号和该第一反转器的输出执行NOR运算，从而将该放电信号输出到该锁存单元。
32.根据权利要求31的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该放电信号的输入端子；以及第二反转器，其用于将该NAND门的输出反转，并将该经反转的信号输出到耦接至该NAND门的另一个输入端子的该数据I/O线。
33.根据权利要求27的半导体存储装置，其中该放电单元基于通过使用表示该半导体存储装置的时钟信号的使能状态的时钟使能信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
34.根据权利要求33的半导体存储装置，其中该放电单元包括第一反转器，其用于将该时钟使能信号反转，并将该经反转的信号作为该放电信号而输出到该锁存单元。
35.根据权利要求34的半导体存储装置，其中该锁存单元包括NOR门，其具有一个用于接收该放电信号的输入端子和一耦接至该数据I/O线的输出端子；以及第二反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到该NOR门的另一个输入端子。
36.根据权利要求33的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该放电信号的输入端子；以及反转器，其用于将该NAND门的输出反转，并将该经反转的信号输出到耦接至该NAND门的另一个输入端子的该数据I/O线。
37.根据权利要求27的半导体存储装置，其中该放电单元基于通过使用转变该自更新模式之自更新信号而产生的放电信号，来确定该锁存单元的输出信号的逻辑电平。
38.根据权利要求37的半导体存储装置，其中该锁存单元包括NOR门，其具有一个用于接收该放电信号的输入端子和一耦接至该数据I/O线的输出端子；以及反转器，其用于将该NOR门的输出反转，并将该经反转的信号输出到该NOR门的另一个输入端子。
39.根据权利要求37的半导体存储装置，其中该放电单元包括第一反转器，其用于将该自更新信号反转，并将该经反转的信号作为该放电信号而输出到该锁存单元。
40.根据权利要求39的半导体存储装置，其中该锁存单元包括NAND门，其具有一个用于接收该放电信号的输入端子；以及第二反转器，其用于将该第一NAND门的输出反转，并将该经反转的信号输出到耦接至该第一NAND门的另一个输入端子的该数据I/O线。
41.根据权利要求12的半导体存储装置，其中该选择单元包括选择信号产生单元，其用于响应于在测试模式期间使能的测试模式选择信号而产生选择信号；以及多任务单元，其用于基于该选择信号而为该数据I/O线选择该充电单元和该放电单元之一。
42.根据权利要求41的半导体存储装置，其中该多任务单元包括反转器，其用于将该选择信号反转；第一传输门，其用于响应于该选择信号和该反转器的输出，而将该充电锁存单元的输出传输至该数据I/O线；以及第二传输门，其用于响应于该选择信号和该反转器的输出，而将该放电锁存单元的输出传输至该数据I/O线。
43.根据权利要求41的半导体存储装置，其中该选择信号产生单元包括熔丝，该熔丝用于在该测试模式之后固定该选择信号的逻辑电平。
44.根据权利要求41的半导体存储装置，其中该选择信号产生单元包括第一MOS晶体管，其具有一个耦接至电源电压的端子和用于接收该测试模式选择信号的栅极；熔丝，其具有一个与该第一MOS晶体管的另一个端子耦接的端子；第二MOS晶体管，其耦接于接地电压与该熔丝的另一个端子之间，并且具有用于接收该测试模式选择信号的栅极；以及奇数数目的反转器，其耦接至该熔丝和该第二MOS晶体管的共同端子，从而输出该选择信号。
45.根据权利要求11的半导体存储装置，其中该数据I/O线包括全域数据输入/输出(I/O)线。
46.根据权利要求11的半导体存储装置，其中该数据I/O线包括局域数据输入/输出(I/O)线。
全文摘要
本发明提供一种半导体存储装置，其具有用于执行读取或写入操作的作用中状态和除该作用中状态之外的非作用中状态，该半导体存储装置包括数据输入/输出(I/O)线；上拉锁存单元，用于当该半导体存储装置处于该非作用中状态中时上拉该数据I/O线；下拉锁存单元，其用于当该半导体存储装置处于该非作用中状态时下拉该数据I/O线；以及选择单元，其用于选择性地驱动该上拉锁存单元及该下拉锁存单元之一。
文档编号G11C11/413GK1941178SQ20061011003
公开日2007年4月4日 申请日期2006年7月28日 优先权日2005年9月29日
发明者边相镇, 辛范柱 申请人:海力士半导体有限公司