专利名称：深亚微米动态存储器的信号放大电路的制作方法
技术领域：
本发明涉及的是一种集成电路放大器，特别涉及的是一种针对深亚微米动态 存储器的信号放大电路。
背景技术：
1. 氮氧化硅SiON栅介质的特性
随着场效应管MOSFET的尺寸不断缩减，为了维持对漏极电流的良好的可控 性，需要减小栅介质的厚度。在100纳米以下CMOS工艺中，栅氧化层的厚度已 经在2纳米以下。随着尺寸的不断缩小，栅极漏电以及可靠性问题比如栅电极的 硼渗透，成为一个紧迫的问题。
当工艺尺寸在180nm以下时，工业界已经不再采用纯Si02作为栅绝缘体， 而是采用通过对氧化物热氮化处理形成的低掺杂氮氧化物作为栅绝缘体，以阻止 P+多栅极的硼渗透。纯S i02的介电常数k值是3.9;而对S i02进行氮重掺杂可 使介电常数k提高到接近Si3N4k=7.8,从而降低栅的漏电流。
现在90nm技术节点使用的重掺杂氮氧化硅可以有两种方法生成。或是由氧 化物的热氮化法，或是等离子体氮化法，由氮化合工程在S i()2氧化层加入一定比 例的氮。掺杂30%氮的SiON的介电常数值是6，栅的漏电流Ig大約降低了 1000 倍。这种高掺杂的氮化物可以通过氮氧N/0或是氧氮0/N堆叠结构，结合氮化或 是氧化工艺生成。
使用SiON成功的关键是精确控制SiON中氮的成分。据报道SiON膜的厚度 非常均匀在整个晶圓膜厚波动小于1% ,而氮成分的均匀性较差在整个晶圓氮成 分波动可达8.66% 。由于等离子体氮化法工艺PN-O造成的氮的成分在晶圆上波 动直接导致了器件阈值电压的波动。氮成分的波动对器件阈值电压造成的影响如 下PMOS器件的阈值电压是45mV/%N， NMOS器件的阈值电压是15mV/%N。 因此，在同样的SiON膜厚度的波动和氮成分的波动下，PMOS器件的阈值电压 的波动比NMOS器件的阈值电压的波动大得多。
2. 场效应晶体管工作电压
MOSFET工作电压的降低和沟道长度的缩短几乎是一致的，因为这样使得沟 道内的电场强度基本不变，从而使沟道关断时漏电和栅极的漏电控制在 一 个可以 接受的范围。例如，当工艺节点从0.18nm降到0.13|im时，工作电压从1.8V降到 1.2V。工作电压降低的好处是电路的动态功耗以平方关系降低，这是不断缩小沟 道长度的动因之一。然而，这也为集成电路如存储器设计带来了巨大的挑战。
3.普通的动态存储器DRAM信号放大方案
DRAM是指动态随机存储器。动态是指为了保证不丢失存储位信息，需要周 期性刷新DRAM单元。DRAM单元的面积小，容量大。通过恰当的封装，DRAM 可以有很高的数据率。由于这些原因，大容量的主存储器的设计中仍采用DRAM 作为基本单元，内嵌式动态存储器越来越多地应用于SOC芯片。
DRAM存储器阵列由字线行和位线列组成。每一行和列的交叉点是一个存储 单元，存储单元由一个晶体管和一个电容组成。单元的数据决定于存储在电容中 的电荷，晶体管的开关控制数据的存取。当字线被选中，晶体管打开时，存储在 电容中的电荷通过电荷共享使位线电压改变，然后通过灵敏放大电路将位线电压 的微小改变放大，从而读出数据。当然，也可根据待写入的数据强制设置位线电 压，改变存储在电容中的电荷，从而完成数据的写入。DRAM的其余部分支持电 路，完成存储阵列字线和位线读写的控制操作。
灵敏放大电路是DRAM最重要的电路。差分的灵敏放大电路用于大多数 CMOS存储器中，因为与非差分的信号放大器相比，它更能够从噪声中辨认出微 小的信号。交叉耦合差分放大器由于它的速度快，结构简单和同时具备回写功能， 被广泛应用于DRAM的灵敏放大电路。栅级与漏级之间的交叉耦合实现了正反 馈，提高了放大器增益，降低了开关和延迟时间。
有许多种电容存储电荷灵敏放大的机制，最常用的信号放大方案是Vcc/2方 案，如图1所示为普通DRAM的Vcc/2灵敏放大电路，灵敏放大电路的核心电路 是由PMOS晶体管Pl、 P2、 P3和NMOS晶体管N6、 N7、 N9组成的交叉耦合差 分放大电路103。NMOS晶体管N3、N4为位线预充电电路，N5、N8为位线BL/BL—B 与数据线DA/DA一B之间的开关。Vref为位线预充电压源，通常设置为VCC/2。
在读写操作开始之前，DRAM单元101、 102处于预充电状态，数据开关控 制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL—B预充电到Vref 即VCC/2。在字线选中时，PRC首先变为低，关断预充电电路。4艮i殳选中的字线
为WLO， DRAM单元101通过电荷再分布拉升位线BL电平(若CO存储高电平) 或降低位线BL电平(若CO存储低电平)，而位线BL一B维持预充电电压VCC/2。 因此，在电荷再分布结束后，位线BL与BL—B之间形成电位差。
SA设为高，SA—B设为低，灵敏放大电路工作，将位线BL和BL—B的电位 差放大。然后将DAEN设为高，N5、 N8导通，放大后的位线数据可顺利读出送 到数据线DA/DA一B ，从而读出数据。
在差分放大过程中，需要将选通的位线(连接选择的存储单元的位线，即激 活位线)与一个参考位线(并不连接存储单元)相比。如果激活位线与参考位线 之间的电压差为正，该正信号被放大到逻辑"l"，反之负信号被放大到逻辑"0"。 参考位线电位设置必须使灵敏放大电路能清晰的区分出存储单元中的高电平和低 电平。通常DRAM的激活位线与参考位线的预充电位设为Vcc/2。激活位线电平 低于参考位线电平，从单元对中读出低电平，即逻辑"0"。激活位线电平高于参考 位线电平，从单元对中读出高电平，即逻辑"1"。对于灵敏放大电路而言，Vcc/2预 充电位是其共模电压。
灵敏放大电路的灵敏度，即灵敏放大电路的最小可检测信号是由灵敏放大电 路的输入失调电压决定的。输入失调电压是使灵敏放大电路差分输出为零时在其 输入端应施加的差分输入电压。导致输入失调电压的因素有Vth不匹配，沟道的 导电率不匹配，位线负载不匹配。其中，Vth不匹配是主要因素，采用电路技巧可 以补偿Vth的不匹配，^旦是会增加面积和功^^。沟道的导电率不匹配在沟道尺寸 很小时很突出，尽可能增大灵敏放大电路的晶体管沟道长度有利于改善沟道导电 率的匹配程度，但是会增加面积和功耗，并降低灵敏放大的速度。位线负载不匹 配是普通DRAM所固有的，因为在放大过程中，激活位线的负载总是大于参考位 线的负载。
在Vcc/2放大方案中，灵敏放大电路的共模电压是Vcc/2 ， PMOS对管和 NMOS对管在放大过程中都会导通，因此，不匹配的PMOS对管和NMOS对管 均会对输入失调电压有贡献。影响灵敏放大电路的输入失调电压的因素按程度强 弱有5项PMOS对管的Vth不匹配，NMOS对管的Vth不匹配，PMOS对管的 W/L不匹配，NMOS对管的W/L不匹配，位线负载不匹配。
DRAM采用Vcc/2放大方案具有以下特点。首先，预充电压的最优值不会是 固定的值，它会随着存储单元的漏电机制，工艺波动，环境温度，电源电压和噪
声等因素而变化，通过实验数据只能得到最优值的分布。在电路上预充电压只能 控制在最优值附近的一定范围，因此，实际的预充电压必然会对最优值存在偏移， 最好的结果是使偏移量的分布呈现为均值为零的正态分布。在预充电压对最优值 存在偏移时，电荷共享后的位线电压差会减小，其减小量相当于工作电压Vcc减 少了预充电压偏移量的两倍。
其次，所有DRAM单元通过共同极板连接在一起，该极板电位的波动直接影 响电荷共享后的位线电压差。当共同极板的电位升高，读出数据l时电荷共享后 的位线电压差增大，但读出数据O时电荷共享后的位线电压差减小；当共同极板 的电位降低，读出数据0时电荷共享后的位线电压差增大，但读出数据l时电荷 共享后的位线电压差减小。共同极板电位的波动通常是以噪声形式出现，它对 DRAM的影响是使电荷共享后的位线电压差减小，其减小量相当于工作电压Vcc 减少了共同极板电位波动的峰峰值。
随着工艺尺寸缩小，DRAM工作电压Vcc相应降l氐，预充电压的波动和共同 极板电位的波动对电荷共享后的位线电压差的影响相对增大。进入深亚微米后， 动态存储器面临因工作电压Vcc降低而带来的巨大挑战。双单元动态存储器则在 低工作电压下显示出极好的优势。
发明内容
本发明的目的在于，提供一种深亚微米动态存储器的信号放大电路，能够解 决现有技术的缺陷，稳定、抗干扰能力强，极具市场开发潜力以及应用前景。
为实现上述目的，本发明采用的技术方案一在于，提供一种深亚微米动态存 储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，所述的存 储单元由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷， 晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵 敏放大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改 变放大，从而读出数据，其中，所述的灵敏放大电路包括
一交叉耦合放大电路205,其是由PMOS晶体管P5、P6和NMOS晶体管N15、 N16、 N18组成，其中所述PMOS晶体管P5、 P6的源极相连，所获得的结点与 VCC相连，NMOS晶体管N15、 N16的源极相连接，所获得的结点与NMOS晶 体管N18的漏极相连接，所述NMOS晶体管N18的栅极连接控制灵敏放大电路
工作的信号SA，所述NMOS晶体管N18的源极连接地GND;
一位线充电电路212,其由PMOS晶体管P4、 P7组成，所述的PMOS晶体 管P4、 P7的源极相连接，所获结点与VCC相连，其漏极分别连接位线BL、 BL—B, 其才册才及分别连4妻于充电控制信号PRC—B;
一开关电路213，其是由NMOS晶体管N14、 N17组成，所述NMOS晶体管 N14、 N17的源极分别连接于位线BL、 BL_B，其漏极分别于数据线DA、 DA_B 相连接，其栅极连接数据开关控制信号DAEN。
为实现上述目的，本发明采用的技术方案二在于，提供一种深亚微米动态存储 器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，所述的存储单 元由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，晶体 管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放 大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改变放 大，从而读出数据，其中，所述的灵敏放大电路包括
一交叉耦合放大电路305，其是由PMOS晶体管P9、 PIO、 P8和NMOS晶体 管N26、 N27、 N29组成，其中所述PMOS晶体管P9、 P10的源极相连，所获得 的结点与PMOS晶体管P8的漏才及相连；
所述PMOS晶体管P8的源极与VCC相连，其栅极连接控制灵敏放大电路工 作的信号SA_B， NMOS晶体管N26、 N27的源极相连接，所获得的结点与NMOS 晶体管N29的漏极相连接，所述NMOS晶体管N29的栅极连接控制灵敏放大电 路工作的信号SA,所述NMOS晶体管N29的源极连接地GND;
一位线充电电路312，其由NMOS晶体管N23、 N24组成，所述的NMOS晶 体管N23、 N24的漏极相连接，所获结点与参考电压Vref相连，其源极分别连接 位线BL、 BL—B，其栅极分别连接于充电控制信号PRC;
一开关电路313，其是由NMOS晶体管N25、 N28组成，所述NMOS晶体管 N25、 N28的源极分别连接于位线BL、 BL_B，其漏极分别与数据线DA、 DA一B 相连接，其栅极连接数据开关控制信号DAEN。
为实现上述目的，本发明采用的技术方案三在于，提供一种深亚微米动态存储 器的信号放大电路，包括动态存储器的存储单元和灵敏放大电路，所述的存储单 元由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，晶体 管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放
大电路与存储单元中的晶体管的源极相连，将电荷共享后位线电压的微小改变放
大，从而读出数据，其中，所述的灵敏放大电路包括
一交叉耦合放大电路405，其是由PMOS晶体管P12、 P13、 Pll和NMOS晶 体管N37、 N38組成，其中所述PMOS晶体管P12、 P13的源才及相连，所获得的 结点与PMOS晶体管Pll的漏极相连；
所述PMOS晶体管Pll的源极与VCC相连，其栅极连接控制灵敏放大电路 工作的信号SA_B, NMOS晶体管N37、 N38的源极相连接，所获得的结点接地 GND;
一位线充电电路406,其由NMOS晶体管N35、 N34组成，所述的NMOS晶 体管N34、 N35的漏极相连接，所获得的结点接地GND，其源极分别连接位线 BL、 BL—B，其栅极分别连接于充电控制信号PRC;
一开关电路407，其是由NMOS晶体管N36、 N39组成，所述NMOS晶体管 N36、 N39的源极分别连接于位线BL、 BL_B,其漏极分别与数据线DA、 DA—B 相连接，其栅极连接数据开关控制信号DAEN。
图1为现有Vcc/2 DRAM灵敏放大电路；
图2为本发明的较佳实施例一 Vcc双单元DRAM灵敏放大电路； 图3为本发明的较佳实施例二 Vcc/2双单元DRAM灵敏放大电路； 图4为本发明的较佳实施例三GND双单元DRAM灵敏放大电路。 附图标记说明P1~P13-PMOS晶体管；N1~N39-NMOS晶体管； C0~C12-电容；SA、 SA—B-灵敏放大电路工作的信号；BL、 BL_B -位 线；GND -连接地；DAEN -数据开关控制信号；DA、 DA_B -数据线；PRC、 PRC—B —充电控制信号；101、 102、 201、 202、 301、 302、 401、 402 —存储 单元；103、 205、 305、 405 -交叉耦合放大电路灵敏；104、 212、 312、 406 -位线充电电路；105、 213、 313、 407-开关电路。
具体实施例方式
以下结合附图，对本发明上述的和另外的技术特征和优点作更详细的说明。 请参阅图2所示，其为Vcc双单元DRAM灵敏放大电路，其连接方式为
一交叉耦合放大电路205,其是由PMOS晶体管P5、P6和NMOS晶体管N15、 N16、 N18组成，其中所述PMOS晶体管P5、 P6的源极相连，所获得的结点与 VCC相连，NMOS晶体管N15、 N16的源极相连接，所获得的结点与NMOS晶 体管N18的漏极相连接，所述NMOS晶体管N18的栅极连接控制灵敏放大电路 工作的信号SA,所述NMOS晶体管N18的源才及连^~地GND;
一位线充电电3各212，其由PMOS晶体管P4、 P7组成，所述的PMOS晶体 管P4、 P7的源极相连接，所获结点与VCC相连，其漏极分别连接位线BL、 BL—B， 其栅极分别连接于充电控制信号PRC—B;
一开关电路213,其是由NMOS晶体管N14、 N17组成，所述NMOS晶体管 N14、 N17的源极分别连接于位线BL、 BL一B,其漏极分别与数据线DA、 DA_B 相连接，其栅极连接数据开关控制信号DAEN。
在读写操作开始之前，DRAM单元201、 202处于预充电状态，数据开关控 制信号DAEN为低，预充电控制信号PRC—B为低，位线BL和BL_B预充电到 VCC。在字线选中时，PRC—B首先变为高，关断预充电电路。假定单元存储的数 据是O,与位线BL连接的单元电容C2、 C4存储低电位"0",与位线BL—B连接 的单元电容C3、 C5则存储高电位"l"。当字线WLO打开后，经过电荷共享，位 线BL被拉低，而位线BL—B仍保持在Vcx。因此，在电荷再分布结束后，位线 BL与BL_B之间形成负的电位差。
SA设为高，灵敏放大电路工作，将位线BL和BL—B的电位差放大。然后将 DAEN设为高，N14、 N17导通，放大后的位线数据可顺利读出送到数据线 DA/DA—B,从而读出数据"0"。
对于数据l，读出过程类似，只是与位线BL连接的单元电容C2、 C4存储高 电位，与位线BL—B连接的单元电容C3、 C5存储低电位，电荷共享后位线BL和 BL—B的电压差为正，该正电压差被灵敏放大电路放大，从而读出数据l。这里灵 敏放大电路的PMOS对管不参与放大器的放大过程。因此，PMOS器件不匹配并 不影响灵敏放大电路的输入失调电压，灵敏放大电路的输入失调电压完全由 NMOS对管的不匹配，即Vth不匹配和沟道的导电率不匹配决定。值得指出的是， 对于双单元动态存储器，由于在灵敏放大过程中位线BL和BI^B的负栽始终保计。图3所示为Vcc/2双单元DRAM灵敏力文大电路，其组成连4妄方式 一交叉 耦合放大电路305，其是由PMOS晶体管P9、 P10、 P8和NMOS晶体管N26、 N27、 N29组成，其中所述PMOS晶体管P9、 P10的源极相连，所获得的结点与 PMOS晶体管P8的漏极相连；
所述PMOS晶体管P8的源极与VCC相连，其4册极连接控制灵敏放大电路工 作的信号SA_B， NMOS晶体管N26、 N27的源极相连接，所获得的结点与NMOS 晶体管N29的漏极相连接，所述NMOS晶体管N29的栅极连接控制灵敏放大电 路工作的信号SA ，所述NMOS晶体管N29的源极连接地GND;
一位线充电电路312，其由NMOS晶体管N23、 N24组成，所述的NMOS晶 体管N23、 N24的漏极相连接，并与参考电压Vref相连接，其源极分别连接位线 BL、 BL—B,其栅极分别连接于充电控制信号PRC;
一开关电路313，其是由NMOS晶体管N25、 N28组成，所述NMOS晶体管 N25、 N28的源极分别连接于位线BL、 BL—B，其漏极分别与数据线DA、 DA—B 相连接，其栅极连接数据开关控制信号DAEN。
在读写#:作开始之前，DRAM单元301、 302处于预充电状态，数据开关控 制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL_B预充电到参考 电压Vref即VCC/2。在字线选中时，PRC首先变为低，关断预充电电路。假定单 元存储的数据是0，与位线BL连接的单元电容C9、 C7存储低电位"0",与位线 BL—B连接的单元电容C6、 C8则存储高电位"l"。假设选中的字线为WL0，通过 电荷再分布拉低位线BL电平，拉高位线BL一B电平。因此，在电荷再分布结束 后，位线BL与BL—B之间形成负的电位差。
SA设为高，SA—B设为低，灵敏放大电路工作，将位线BL和BL—B的电位 差放大。然后将DAEN设为高，N25、 N28导通，放大后的位线数据可顺利读出 送到数据线DA/DA_B，从而读出数据"0"。
对于数据l，读出过程类似。这里灵敏放大电路的NMOS对管和PMOS对管 都参与放大器的放大过程。因此，灵敏放大电路的输入失调电压由NMOS对管和 PMOS对管的不匹配程度共同决定，这与普通DRAM的Vcc/2方案中的情形类似。
计，因为在灵敏放大过程中位线BL和BL—B的负载始终保持一阶匹配。很明显， /人灵敏》欠大电3各的输入失调电压和电3各复杂程度来看，Vcc/2方案不如Vcc方案。 图4所示为GND双单元DRAM灵敏放大电路，其组成连接方式为 一交叉 耦合放大电路405，其是由PMOS晶体管P12、 P13、 Pll和NMOS晶体管N37、 N38组成，其中所述PMOS晶体管P12、 P13的源极相连，所获得的结点与PMOS 晶体管Pll的漏才及相连；
所述PMOS晶体管Pll的源极与VCC相连，其栅极连接控制灵敏放大电路 工作的信号SA—B, NMOS晶体管N37、 N38的源极相连接，所获得的结点接地 GND;
一位线充电电路406，其由NMOS晶体管N35、 N34组成，所述的NMOS晶 体管N34、 N35的漏极相连接，所获得的结点接地GND，其源极分别连接位线 BL、 BL_B,其栅极分别连接于充电控制信号PRC;
一开关电路407,其是由NMOS晶体管N36、 N39组成，所述NMOS晶体管 N36、 N39的源极分别连接于位线BL、 BL_B，其漏极分别与数据线DA、 DA_B 相连接，其栅极连接数据开关控制信号DAEN。
在读写操作开始之前，DRAM单元401、 402处于预充电状态，数据开关控 制信号DAEN为低，预充电控制信号PRC为高，位线BL和BL—B预充电到GND。 在字线选中时，PRC首先变为低，关断预充电电路。假定单元存储的数据是O， 与位线BL连接的单元电容Cll、 C13存储低电位"0"，与位线BL—B连接的单元 电容CIO、 C12则存储高电位"l"。假设选中的字线为WLO,通过电荷再分布拉升 位线BL—B电平，而位线BL维持预充电电压GND。因此，在电荷再分布结束后， 位线BL与BL一B之间形成负的电位差。
SA—B设为低，灵敏放大电路工作，将位线BL和BL—B的电位差放大。然后 将DAEN设为高，N36、 N39导通，放大后的位线数据可顺利读出送到数据线 DA/DA—B，从而读出凄t据"0"。
对于数据l,读出过程类似。这里灵敏放大电路的NMOS对管不参与放大器 的放大过程。因此，NMOS对管的不匹配并不影响灵敏放大电路的输入失调电压，
Vth不匹配和沟道的导电率不匹配决定。同样地，由负载不匹配导致的灵壽文放大电 路的输入失调电压可以忽略不计。在0.13pm或更低的深亚微米技术中，栅绝缘层 采用SiON代替了 Si02，由于SiON特性，PMOS的阈值电压波动比NMOS的 阈值电压波动大得多。这样，GND方案就不如Vcc方案，因为它的灵敏放大电路
的输入失调电压较大。
以上所述仅为本发明的较佳实施例，对本发明而言仅仅是说明性的，而非限 制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可对其 进行许多改变，修改，甚至等效，但都将落入本发明的保护范围内。
权利要求
1、一种深亚微米动态存储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，所述的存储单元由两个电容和两个晶体管组成，单元的数据决定于存储在电容中的电荷，晶体管的开关控制数据的存取；所述的存储单元通过共同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将位线电压的微小改变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括一交叉耦合放大电路(205)，其是由PMOS晶体管(P5)、(P6)和NMOS晶体管(N15)、(N16)、(N18)组成，其中所述PMOS晶体管(P5)、(P6)的源极相连，所获得的结点与VCC相连，NMOS晶体管(N15)、(N16)的源极相连接，所获得的结点与NMOS晶体管(N18)的漏极相连接，所述NMOS晶体管(N18)的栅极连接控制灵敏放大电路工作的信号(SA)，所述NMOS晶体管(N18)的源极连接地(GND)；一位线充电电路(212)，其由PMOS晶体管(P4)、(P7)组成，所述的PMOS晶体管(P4)、(P7)的源极相连接，所获得的结点与VCC相连，其漏极分别连接位线(BL)、(BL_B)，其栅极分别连接于充电控制信号(PRC_B)；一开关电路(213)，其是由NMOS晶体管(N14)、(N17)组成，所述NMOS晶体管(N14)、(N17)的源极分别连接于位线(BL)、(BL_B)，其漏极分别与数据线(DA)(DA_B)相连接，其栅极连接数据开关控制信号(DAEN)。
2、 一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和 灵敏放大电路，所述的存储单元由两个电容和两个晶体管组成，单元的数据决定 于存储在电容中的电荷，晶体管的开关控制数据的存取；所述的存储单元通过共 同的板极连接在一起，灵敏放大电路与存储单元中的晶体管的源极相连，将位线 电压的微小改变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括一交叉耦合放大电路(305 )，其是由PMOS晶体管(P9)、 (PIO)、 (P8)和 NMOS晶体管(N26)、 (N27)、 ( N29)组成，其中所述PMOS晶体管(P9 ) 、 (P10) 的源极相连，所获得的结点与PMOS晶体管(P8)的漏极相连；所述PMOS晶体管(P8)的源极与VCC相连，其栅极连接控制灵敏放大电路工 作的信号(SA—B), NMOS晶体管(N26)、 (N27)的源极相连接，所获得的结点与 NMOS晶体管(N29)的漏极相连接，所述NMOS晶体管(N29 )的栅极连接控制灵 敏放大电路工作的信号(SA),所述NMOS晶体管(N29)的源极连接地(GND);一位线充电电路(312 ),其由NMOS晶体管(N23) 、 (N24)组成，所述 的NMOS晶体管(N23) 、 (N24)的漏极相连接，并与参考电压Vref相连接， 其源极分别连接位线(BL) 、 (BL—B)，其栅极分别连接于充电控制信号(PRC);一开关电路(313),其是由NMOS晶体管(N25)、 (N28)组成，所述NMOS晶 体管(N25)、 (N28)的源极分别连接于位线(BL) 、 ( BL_B ),其漏极分别与数据 线(DA) (DA—B)相连接，其栅极连接数据开关控制信号(DAEN)。
3、 一种深亚微米动态存储器的信号放大电路，包括动态存储器的存储单元和 灵敏放大电路，所述的存储单元由两个电容和两个晶体管组成，单元的数据决定 于存储在电容中的电荷，晶体管的开关控制数据的存取；所述的存储单元通过共 同的板极连接在一起，灵敏放大电路与晶体管的源极相连，将位线电压的微小改 变放大，从而读出数据，其特征在于，所述的灵敏放大电路包括一交叉耦合放大电路(405 ),其是由PMOS晶体管(P12)、 (P13)、 (P11) 和NMOS晶体管(N37)、 (N38)组成，其中所述PMOS晶体管(P12) 、 (P13) 的源极相连，所获得的结点与PMOS晶体管(P11)的漏极相连；所述PMOS晶体管(P 11 )的源极与VCC相连，其栅极连接控制灵敏放大电路 工作的信号(SA—B), NMOS晶体管(N37)、 (N38)的源极相连接，所获得的结点接 地(GND);一位线充电电路(406)，其由NMOS晶体管(N35) 、 ( N34 )组成，所述 的NMOS晶体管(N34) 、 (N35)的漏极相连接，所获得的结点接地(GND )， 其源极分别连接位线(BL) 、 (BL_B),其栅极分别连接于充电控制信号(PRC);一开关电路(407)，其是由NMOS晶体管(N36)、 (N39)组成，所述NMOS晶 体管(N36)、 (N39)的源极分别连接于位线(BL) 、 ( BL_B )，其漏极分别与数据 线(DA) 、 (DA—B)相连接，其栅极连接数据开关控制信号(DAEN)。
全文摘要
本发明为一种深亚微米动态存储器的信号放大电路，其包括动态存储器的存储单元和灵敏放大电路，所述的存储单元由两个电容和两个晶体管组成，所述的灵敏放大电路包括一交叉耦合放大电路、一位线充电电路以及一开关电路组成，从而构成V<sub>CC</sub>双单元DRAM灵敏放大电路、V<sub>CC</sub>/2双单元DRAM灵敏放大电路以及GND双单元DRAM灵敏放大电路；所述灵敏放大电路与存储单元中的晶体管源极相连，从而达到稳定、抗干扰能力强的技术效果。
文档编号G11C11/409GK101169969SQ20061011406
公开日2008年4月30日 申请日期2006年10月26日 优先权日2006年10月26日
发明者舒清明 申请人:北京芯技佳易微电子科技有限公司