专利名称：低功率存储器控制电路和方法
技术领域：
本发明总体上涉及存储器设备，具体地涉及存储器设备内的控制电路。
背景技术：
存储器设备以及许多其它电子电路都结合有存储器单元，其中保留有 数字数据位。这些存储器单元本质上可以是静态或动态的。在动态随M
取存储器(DRAM)中，存储器单元如此易失以致于需要进行充电恢复操 作来保持单元信息。该充电恢复操作称为诸如由存储器控制器所执行的更 新操作。由于若干泄露源产生了存储器单元的电荷损耗。泄露的主要部分 产生自次临界漏电流，其构成了总漏电流的主要部分。在多个存储器单元 间共享位线的传统DRAM单元构造中，在存储块激活期间产生最短的数 据保持时间。
因此，需要用于减少存储器电路，尤其是动态存储器电路中的漏电流 的电路和方法。本发明满足这些以及其它的需要，克服了以前开发的电路 和方法的不足。
发明内容
教导了用于减少存储器电路，尤其是动态存储器电路中的功率消耗的 多种电路和方法。动态存储器电路包括用于读出和放大此处被称为LA和 LAb的第一电路节点和第二电路节点间的差分电压的第一交叉耦合晶体 管对。响应于读出差分电压，第一电路节点或第二电路节点被驱动到第一 电压。被驱动到第一电压的节点是电压最接近第一电压的电路节点。
可以对本发明进行修改以通过多种方式表达，包括但不限于下面的描述。
本发明的一个实施例可以总体上被描述为一种电路设备，包括(a) 存储器单元；(b)耦合到存储器的至少一个存储器存取晶体管；(c)其中 存储器存取晶体管被配置为具有响应于电路设备的操作模式而改变的栅 极-源极电位。
该用于减少功率消耗的电路和方法尤其适于动态随机存取存储器 (DRAM)，其中响应于执行更新操作而在多个DRAM存储器单元中保 持存储器状态。
在该电路中，存储器单元的栅极-源极电位包括高于栅极电位的源极 电位，例如，源极电位可以高于零伏或栅极电位低于零伏，或源极电位可 以高于零伏且栅极电位低于零伏。
在一种实现中，电路被配置成用于响应于读M储器单元中的数据的 状态来改变栅极-源极电位。作为实例，该电路可以包括被配置成用于控制源晶体管(source transistor)的位线读出放大器。该电路可以包括锁 存器设备(即，CMOS )和源晶体管，该源晶体管可以是电源晶体管(power source transistor)、地源晶体管(ground source transistor)或电源晶体 管和地晶体管的组合。
本发明的各方面可以通过使用不同形式的源晶体管来实现。作为实 例，可将PMOS晶体管用作地源晶体管，其响应于读取存储器单元中的 数据的状态来改变栅极-源极的电位。在一个实施例中，PMOS晶体管 的源极被耦合到CMOS锁存器的两个NMOS晶体管的公共节点，PMOS 晶体管的漏极被接地。在该实例中，PMOS晶体管的栅极电位响应于存 储器设备的操作模式而改变。虽然可以利用其它驱动信号，但是优选地， 响应于接收脉沖信号来控制PMOS晶体管的栅极电位。
可以响应于存储器操作模式来调制源晶体管。例如，动态存储器单元 被配置成使得在常规操作模式中，PMOS晶体管的栅极电位低于零伏， 而当设备处于更新模式时，栅极电位为零伏。更新模式可由存储器控制器、 存储器设备，或类似的电路来控制。
源晶体管可以包括NMOS晶体管和PMOS晶体管的各种设置。在一 个实例中，NMOS源晶体管可用作地源晶体管，其响应于读取存储器单 元中的数据的状态来改变栅极-源极电位。在一种实现中，NMOS源晶 体管的漏极被耦合到CMOS锁存器的两个NMOS晶体管的公共节点，而 NMOS源晶体管的源核^接地。在这种情况下，NMOS源晶体管的初f极电 位响应于电路设备的操作模式而改变。NMOS源晶体管的栅极电位优选 地由脉冲信号控制、或通过g检测器或响应于设备状态由其它电路的参 考电压来控制。
本发明的一个实施例描述了具有改进的存储器维持能力的动态存储 器(DRAM)设备，包括(a)多个存储器单元；(b)耦合到存储器单 元的位线对；(c)其中存储器单元被配置成响应于执行更新搮作来保持存 储器状态；并且(d)其中存储器单元净皮配置成具有在自更新或系统控制 的更新模式中提升的单元数据高电位。
在一种实现中，诸如通过位线预充电电平发生器进行的控制，均衡的 位线电平在自更新模式中比在常规操作模式中高。提升的位线电平电位可 以由通过4^:检测器的参考电压信号、脉冲信号、已有信号的组合，或参 考电压信号、脉冲信号和模式进入和/或退出信号的组合来控制。可以通 过使用诸如包括至少第一晶体管、第二晶体管和第三源晶体管的源晶体管来产生单元数据高电位。例如，第一源晶体管包括PMOS源晶体管，第 二源晶体管和第三源晶体管包括NMOS源晶体管。
在一个实例中，第一晶体管被配置成用于加速供电，且优选地被连接
到具有高于第二源晶体管和第三源晶体管的供电电压的电压电位的电源。 该实例中的第二源晶体管产生主电源，第三源晶体管产生辅助电源。优选 地，第一 PMOS源晶体管的源极和第一 NMOS源晶体管的漏极连接到内 部产生的电源，第二NMOS源晶体管的漏极连接到外部提供的电源。第 二NMOS源晶体管的栅极可由脉冲信号或脉冲信号和模式进入和/或退出 信号的组合来控制。第二 NMOS源晶体管被配置成在自更新模式中提供 超过常规操作模式中的导通时间的导通时间。
本发明的一个实施例描述了动态存储器(DRAM)设备，包括(a) 多个存储器单元；(b )其中响应于执行更新操作来保持动态存储器的存储 器状态；(c)耦合到存储器单元的位线对；(d)用于读出存储器单元状态 的、耦合到位线的位线读出放大器；(e)耦合到位线读出放大器的多个源 晶体管；(f)多个源晶体管优选地包括第一 PMOS源晶体管，第一、第 二NMOS源晶体管；其中源晶体管被连接到位线读出放大器中的锁存器。
根据一种实现，第一 PMOS源晶体管的源极和第一 NMOS源晶体管 的漏极被连接到内部产生的电源，第二 NMOS源晶体管的漏极被连接到 外部提供的电源。第二NMOS源晶体管的栅极可以通过多种方式来控制， 诸如通过脉冲信号或脉沖信号和模式进入和/或退出信号的组合来控制。
本发明的一个实施例描述了动态存储器(DRAM)设备，包括(a) 多个存储器单元，其存储器状态响应于执行更新操作来保持；(b)耦合到 存储器单元的位线对；(c)用于读出存储器单元状态的、耦合到位线的位 线读出放大器；(d)耦合到位线读出放大器、且被配置成增加存储器单元 高翁:据电压电位的多个源晶体管。
作为实例，多个源晶体管可以包括三个源晶体管。在一种情况下，源 晶体管包括第一PMOS源晶体管，以及第一和第二NMOS源晶体管。源 晶体管连接到位线读出放大器中的锁存器。通过连接到被配置成具有高于 多个源晶体管中的第二源晶体管和第三源晶体管的供电电压的电压电位
的电源，多个源晶体管中的第一源晶体管用于加速供电。在该情况下，第 二源晶体管可以被配置成提供主电源，第三源晶体管被配置成提供辅助电 源。说明书第5/22页
一个实施例描述了减少动态存储器电路中的电流的方法，包括U) 将至少一个源晶体管耦合到动态存储器电路的读出放大器，用于通过虚拟 电源进行操作；(b)响应于接^Nl关信号，挂起对存储块的读和/或写访 问，以便iiX激活等待模式；(c)在保持存储器单元中的数据时改变源晶 体管的状态，以便减少存储块的工作电流。
在一种实现中，源晶体管包括至少一个电源晶体管、至少一个地源晶 体管，或电源晶体管和地源晶体管的组合。响应于设备信号来控制源晶体 管，诸如接收脉冲信号，或通过4m检测器而接收的参考电压信号，或模 式iiA和/或退出信号，或脉冲信号、参考电压信号或模式ii^和/或退出 信号的组合。对源晶体管状态的改变降低了提供给激活等待模式中的位线 锁存器的电压。
源晶体管可以通过不同方式来配置。在一种情况下，源晶体管包括至 少一个NMOS源晶体管、或至少一个PMOS源晶体管、或NMOS源晶 体管和PMOS源晶体管的组合。例如，源晶体管可以包括至少一个NMOS 电源晶体管，其配置为具有这样的栅极电位当动态存储器电路处于激活 等待模式时，该栅极电位比动态存储器电路处于常规操作模式时的栅极电 位低。源晶体管可以包括至少地源晶体管，其向位线锁存器提供地电压， 该地电压响应于控制地源晶体管的状态，在激活等待模式中具有比常规操 作才莫式更高的电位。地源晶体管可以包括NMOS源晶体管、PMOS源晶 体管，或NMOS源晶体管和PMOS源晶体管这两者。
本发明的一个实施例描述了减少动态存储器电路中的电流的方法，包 括(a)将至少一个源晶体管耦合到动态存储器电路的读出放大器，以便 将其配置成通过虚拟电源进行操作；(b)在保持存储器单元中的数据时改 变至少一个源晶体管的状态，以便减少存储块的工作电流；(c)利用相对 于第一时钟的正向建立时间接收异步信号(即命*号)，或利用相对于 第一时钟的正向建立时间接收参考第二时钟的同步信号，以改变源晶体管 的状态。在一种情况下，第二时钟和第一时钟工作于相同的频率，但是具 有不同的相位关系。在另一种情况下，第二时钟和第一时钟工作于不同的
在该方法的一种实现中，源晶体管包括电源晶体管，例如作为NMOS 晶体管和/或PMOS源晶体管的组合。作为实例，随着较早的异步信号被 施加到PMOS源晶体管的栅极，两个或更多异步信号可以控制电源晶体 管。使能NMOS源晶体管的异步信号具有超出电源电位的电压电位。在该方法的一种实现中，源晶体管包括地源晶体管，例如NMOS晶体管和/或PMOS晶体管的组合。例如，源晶体管可以包括地源晶体管。两个或更多异步信号控制地源晶体管，较早的异步信号,皮施加到NMOS源晶体管的栅极，较晚的信号被施加到PMOS晶体管。使能PMOS源晶体管的异步信号具有低于地电位的电压电位。
还描述了其它实现，诸如使用同步信号或异步信号和同步信号的组合来控制电源晶体管和地源晶体管。
一个实施例描述了减少动态存储器电路中的电流的方法，包括U)将至少一个源晶体管耦合到动态存储器电路的读出放大器，以将其配置成通过虚拟电源进行操作；(b)在保持存储器单元中的数据时改变至少一个源晶体管的状态，以便减少存储块的工作电流；(c)其中，响应于利用相对于时钟的正向建立时间接收异步信号及接收参考同一时钟的同步信号(即命令)来改变源晶体管的状态。
另夕卜，动态存储器电路可以被逻辑地或物理地划分为多个部分，其中通过异步信号控制这些部分中的第一部分的源晶体管，通过同步信号控制这些部分中的第二部分的源晶体管。描述了同步和异步控制以及所使用的晶体管的不同组合。
一个实施例描述了一种集成电路，包括(a)至少一个包含多个逻辑晶体管的存储器单元块；(b )与存储器单元块邻接的至少一个电源路径和至少一个地路径；(c)耦合到至少一个存储器单元块中的每个存储器单元块的行解码器；(d)耦合到至少一个存储器单元块中的每个存储器单元块的列解码器；(e)耦合到至少一个存储器单元块中的每个存储器单元的至少一个位线对；(f)耦合到位线对的位线读出放大器，配置成用于读出存储器单元中的存储器单元的差分电压，和更新存储器单元的高或状态低状态；(g)存储块的多个逻辑晶体管中的至少一个源晶体管，配置成用于产生至少一个虚拟电压电平；以及(h)耦合到该至少一个虚拟电压电平的至少一个虛拟电源路径、虚拟地路径，或虚拟电源路径和虚拟地路径的组合。
在该集成电路的布局中，至少一个源晶体管乾改置在可以比逻辑晶体管更靠近对应的电源线或地线。源晶体管可以包括电源晶体管、地源晶体管，或电源晶体管和地源晶体管的组合。在一种情况下，电源晶体管包括NMOS源晶体管，或地源晶体管包括PMOS源晶体管，或可以包括电源晶体管和地源晶体管这两者。源晶体管可以位于由逻辑晶体管构成的存储块外部。 一个实施例描述了一种集成电路，其中源晶体管位于电源线之下，并且不与存储器单元块
的多个逻辑晶体管交叉。多种实现描述了源晶体管的放置，包括用于整个逻辑块的源晶体管的聚合放置，或分布式放置，其中电源和源晶体管与每个布局块相邻。源晶体管可以包括驱动整个布局块的电源晶体管和地源晶体管的任意组合。可替选地，可将存储器单元块分段，并按每个段放置电源和/或地源晶体管。
源晶体管可以在虚拟电源线上产生电位，该虚拟电源线诸如为距离存储器单元的逻辑晶体管比距离集成电路的一个或多个电源线更近的一个虚拟电源线。在一种实现中，源晶体管放置在子字线驱动器的交叉点处的列解码器对之间的间隙内，或通过搭接(strap )定位。在其它实现中，源晶体管放置于行解码器之间的间隙中，诸如在与位线读出放大器的交叉点处。源晶体管可以放置在第一和第二子字线驱动器之间的间隙内，位于与位线读出放大器的交叉处。源晶体管可以包括PMOS源晶体管，其放置在位线读出放大器的锁存器内的交叉耦合PMOS晶体管对的NWELL内，或源晶体管可以包括NMOS电源晶体管，其放置在PWELL内或一部分P型衬底上。源晶体管可以放置在每个位线对或位线对组上。
本发明的一个实施例描述了一种确定存储器或逻辑电路内的适当的源晶体管连接的方法，包括(a)执行用于表征存储器或逻辑电路的仿真例程；(b)在仿真中，将不同于Vdd或Vss的已知状悉分配給源晶体管与逻辑晶体管连接的节点，其中该已知状态是针对预定输入状态的逻辑输出
端的输出。
本发明的一个方面是减少了存储器电路，尤其是经历更新的动态存储器电路中的漏电流。
本发明的另一个方面是结合各种源晶体管配置，以响应于^^t模式来提供虚拟源电位和虚拟地电位，以便给电路的各个部分提供能量。
本发明的又一个方面是:通过结合选择源晶体管配置来减少诸如有功省电等待(ICC3P) (activepower-down standby, ICC3P)的等待电流。
本发明的再一个方面是减少产生自诸如行解码器、字线驱动器等的重复电路的泄露，其中，在存储了用于在重新激活时重新加载电路的状态信息之后，这些电路被去激活。
本发明的另 一个方面是:提供用于控制源晶体管以驱动虚拟电源线的不同电路。
本发明的又一个方面提供用于在最小化所使用的芯片面积时增强电 源晶体管的使用的布局方法。
本发明的再一个方面是:在集成电路设计和布局过程中检验源晶体管 的^f吏用的方法。
在说明书的以下部分中将提出本发明的其它方面，其中的详细描述是 出于完整公开本发明的优选实施例而不是给本发明设置限制的目的进行 的。
通过参考仅用于说明目的的下列附图，将更全面地理解本发明。
图1示出了根据本发明的实施例的用于减少自更新电流的动态随机 存取存储器(DRAM)核心的示意图2A-2B是图1电路的常规操作模式和自更新模式的时序图3A-3D是根据本发明的存储器电路中的用于控制电源电平的电路 示意图4A-4D是根据本发明的存储器电路中用于控制地电平的电路示意
图5A^:才艮据本发明的一个方面的地电平控制方法的示意图，示出了 在LAb和地之间具有箝位电路(LVT - PMOS)的组合PMOS和NMOS 的SAN控制器；
图5B是如图5A所示的地电平控制方法的时序图6A是根据本发明的一个方面的地电平控制方法的示意图，示出了 在LAb和地之间具有箝位电路(LVT-PMOS)的仅有NMOS的SAN
控制器；
图6B是如图6A所示的地电平控制方法的时序图； 图7是用于图l所示的电路的电源控制时序图8是抑制DRAM核心电路的有功省电等待电流的方法时序图； 图9是根据本发明一个方面的、用于抑制有功省电电流的存储器设构造的框图，并示出了控制具有预解码信号锁存器的重复电路中的功率；
图IO是根据本发明的一个方面的、利用重复电路中的位线读出放大 器和源晶体管的控制的组合来抑制有功省电电流的方法的时序图1l是根据本发明的一个方面的前期和后期阶^a控制信号产生的示 意图12^JL据本发明利用PES (前期阶段)和PLS (后期阶段)控制
信号进行电路检制的框图13是根据本发明的一个方面的基于緩冲器控制信号的控制产生的 框图14A是才艮据本发明的一个方面的电源晶体管控制的示意图； 图14B是图14A的电源晶体管控制的时序图15是根据本发明的实施例的电路单元(类型1)的布局，其示出 了支持虚拟电源线的存储块上的源晶体管的位置；
图16A-16B是包括多个图15所示的单元块的电路块的布局；
图17是根据本发明的实施例的电路单元(类型2)的布局，其示出
了支持虚拟电源驱动器的存储块上的源晶体管的位置； 图18是包括多个图17所示的单元块的电路块的布局； 图19A-19B是根据本发明一个方面的Z逻辑列解码器的布局，示出
了位于解码器孔中的虚拟电源驱动器；
图20A-20B是根据本发明一个方面的Z逻辑行解码器的布局，示出 了位于行解码器孔中的虚拟电源驱动器，以及关于位线对(单独地或各种 组合)设置的、或在读出放大器区域和子字线驱动器交叉的区域内的位线 读出放大器的源晶体管；
图21是常规分布类型中的N和P读出放大器晶体管的布局；
图22是根据本发明 一个方面的Z逻辑分布类型中的N和P读出放大 器晶体管的布局；
图23是存储器单元阵列中的位于子字线驱动器和位线S/A的交叉处 的驱动器的布局；
图24是根据本发明一个方面的使用Z字形Z逻辑门表示的设计的示
意25是图24所示的设计的晶体管电平表示的示意图; 图26-27是好的和不好的等待模式配置的示意图。
具体实施例方式
更具体地参考附图，出于说明的目的，以图l到图27中总体上示出 的装置表述本发明。应当理解，该装置可以在配置方面和各部分的细节方 面改变，且该方法可以在特定步骤和顺序方面改变，而不脱离此处公开的 基;^念。
1.减少自更新电流的方法
图1以示例性实施例的方式示出了根据本发明的动态存储器核心。在 存储器预充电状态期间，位线对(BL—R， BLB—R， BL_L和BLB—L )通 常处于大约为VDD电位的一半的电压^位，其中VDD是;储器核心^工作 电压。假设在存储器存储节点NSO和NS1分别存储数据的低位和高位。 在预充电状态，诸如WLO和WL1的字线^ti殳置为地(零)电位。因此， 晶体管MNA1 (存储节点NS1的存储器单元存取晶体管)的Vcs和VCD 分别为-^，od和-Vdd。因此，流过存储器单元的晶体管MNA1的漏电 流不足，存储在存储器单元节点NS1的高数据(high data)未被显著地劣 化。
然而，当对存储器单元C0进行存取时，形成了 MNA1的显著的漏 电流路径。在字线WL0被激活且存储器单元C0和位线BL—R之间的电 荷被共享之后，由MPS1、 MPS2、 MNS1和MNS2构成的位线读出放大 器对检测并放大在位线对BL和BLB形成的信号差。作为存储于存储器 单元C0的数据变低的结果，BIJR变低(Vss)， BLB—R变高(VDD)。此 时，虽然MNA1的Vgd仍然是-VDD，但是MNA1的Vgs是0而不是预 充电状态下的-H *VD0 。由于MNA1的Vcs不存在缺少反向偏置条件，所 以通过MNA1的漏电流显著增加，从而NS1处存储的高数据的数据保持 时间可以被急剧减小。这种漏电流在诸如自更新模式的DRAM操作模式 中代表了严重问题，这是由于DRAM单元的更新周期完全基于数据可以 被存储在存储器单元多长时间来确定，更新周期越长、更新电流越小。因 此该自更新电流是用于低功率设备诸如移动应用设备的一个重要M。
此处描述了抑制未被存取的存储器单元中的漏电流的电路和方法。应 当理解，电压电平作为针对一个特定实施例的实例被提供，其中本领域普通技术人员可以理解，该电路和方法可被实现为支持电源线的所希望的任 何电压电位。
在第一种方法中，字线电平^皮保持在稍^L低于零的电压。例如，在预
充电状态中，字线电平被设置为-0.3V而不是0V。当对存储器单元进行 存取时，即使位线电压形成为Vss,未被存取的存储器存取晶体管的Vcs 不是OV而是-0.3V。该方法的一个缺点是在自更新模式中需要负电压， 并且难以实现诸如-0.6V的更低电压，以便进一步抑制自更新模式中的 漏电流。
在第二种方法中，在保持字线电压为零时形成的位线电平被提升，使 得存储器存取晶体管的Vcs是负值。 一种实现方法是将位线放电至高于 OV的电压，而不是放电至Vss。例如，当对存储器阵列进行存取时，位 线81^_1^狄电至0.3￥而不是通常为OV的Vss。因此，即使未被存取的 存储i单元的字线电平是零，相应的存储器存取晶体管的Vcs是-(UV。
可以通过适当的装置实现位线电压的籍位，图1中示出了一种这样的 机制。可以利用诸如MPSRC1的PMOS晶体管来代替使用用于NMOS 源控制晶体管的典型的NMOS晶体管。作为实例，而不是限制， 一种用 于PMOS源晶体管的控制方法可以实现如下。在常规^^作中，将SAN降 低到负电压，以克服PMOS的Vt下降。由于需要比Vss低PMOS阈值 电压的电压来完全传输Vss，为了完全的Vss传输，SAN的电压电平最高 为Vss-VTP。然而，在自更新模式中，SAN变为Vss而不是变为负电压， 从而将BL—R的电平箝位为MPSRC1的VTP。在自更新模式的这种状况 下，MNA1的V(is是负值，抑制了漏电流。
提升形成的位线电平的缺点是读出放大器的读出速度较慢。例如，假 设位线对被设置为Vdd的一半(1V)，并且通过某个电压(0.3V)而不是 OV的常规电压值来提升节点LAb。在不提升的情况下，当读出操作开始 时MNS1的VGS可以是*VDD (IV )， M提升的情况下，MNS1的VGS 可能仅为0.7V。这样，读出晶体管的减少的电流能力可能降低读出速度。 为了克服这个缺点，此处公开了一种新的功率提升方案。在常规操作中， DRAM核心电压为VDD和Vss。在自更新模式中，DRAM核心电压为VDDH 和VSSH，其中Vddh和VssH分别;l^皮提升了一定量的电源电压和地电压。
图2A-2B示出了基于图1中给出的DRAM核心配置来实现上述功 率提升方法的时序图。在如图2A所示的常规JMt中，SAP从Vss变为 Vppz，其中Vppz是预定电压，其高于Vdd,以便克服NMOS晶体管的阈值电压的降低。SAN从VDD变为VBBZ，其中V朋z是预定电压，其低于
Vss,以便克服PMOS晶体管的阈值电压的降低。因此，位线对被完全形 成到Vdd和Vss。假设数据低位被存储于单元C0，当字线WL0被激活时， BL—R变为Vss, BLB_R变为VDD。在如图2B所示的自更新模式中，SAP 变^VppzH，它是高于Vppz的预定电压，从而将位线电压提升到VDDH。
此处必要的假设是在自更新模式中的DRAM核心电压Vdd可以比 在常规操作模式中的高。例如，在常规操作模式中Vdd是2V，在自更新 模式中Vdd是2.5V。如果将PMOS晶体管用于电源晶体管，使能PMOS 电源晶体管的周期可以更长，以便给读出放大器提供更多的电流。因此， BLB_R变为比常规操作更高的电压(VDDH)。 SAN变为Vss而不是VBBZ， 且BL_R的电平被箝位在PMOS源晶体管MPSRC1的VTP (即，VSSH电 压电平)而不是Vss。因此，当WLO被激活并对存储器单元CO读出时， 应当注意，由于BL—R不是Vss而是VSSH,贝'J MNA1的VGS不是0而是 -VSSH,这显著地抑ij了漏电流。当读取操作结束且位线对被均衡时，当
前位线预充电电平不是1/2/加，而是更高的电压34 DDH。结果，由于
NMOS晶体管MNS1的Vgs没有降低，该设备的读出速度没有任何下降。
才艮据本发明，有多种控制节点LA和Lab处的电压电平的方法。以 下方法作为实例不具有限制性。
控制节点LA处的电压电平。
当将PMOS晶体管用于电源晶体管时，优选地延长导通PMOS晶体 管的周期，以便通过响应于模式进入和/或退出信号来控制脉冲以使能 PMOS晶体管，或通过直接利用模式iiX和/或退出信号，来向读出放大 器提供更高的电压。作为实例而不是限制，可以利用两种不同的源晶体管 类型(纯PMOS和具有二极管的PMOS )。在常规操作中，纯PMOS晶 体管和/或具有二极管的PMOS可以在常自作中导通，而仅有具有二极 管的PMOS可以在自更新模式中导通。
当将NMOS晶体管用于电源晶体管时，可以控制栅极电压(如高于 常规操作的电压)，以便以脉冲宽度或模式进入和/或退出信号的形式向读 出放大器提供更高的电压。
图3A-3D示出了控制存储器电路的电源电平的实例。在图3A中，使 用PMOS晶体管，栅极信号可由脉冲或模式进入和/或退出信号或这些信 号的组合来进行相应的控制。在图3B中，使用NMOS晶体管，并对其
29进行相应的控制。在图3C中，PMOS晶体管与4^检测器一起使用，其 中LA的电平以vrefp设置。在图3D中，相应地控制不同类型的PMOS 源晶体管。
控制地电平的电压电平
当将PMOS晶体管用于地源晶体管时，可以施加栅极电压使得不克 服PMOS阈值电压的降低，例如Vss而不是Vbbz。可以利用脉冲、或模 式进入和/或退出信号、或这些信号的组合的形式来控制栅极。
当将NMOS晶体管用于地源晶体管时，可以控制导通NMOS晶体管 所需的周期，使得该周期更短，从而防止地电平放电至Vss。可以通过脉 冲、或模式ii^和/或退出信号、或信号组合的形式来控制该周期。在优 选实施例中，可以使用两种不同类型的源晶体管(纯NMOS和具有二极 管的NMOS )。在常规操作中，纯NMOS晶体管和/或具有二极管的NMOS 可以在常规操作中导通，而仅有具有二极管的NMOS可以在自更新模式 中导通，使得Vss被箝位到V diode-
图4A-4D示出了控制存储器电路的电源电平的实例。在图4A中，使 用NMOS晶体管，栅极信号可由脉沖、或模式进入和/或退出信号、或这 些信号组合的形式进行相应的控制。在图4B中，使用PMOS晶体管，并 对其进行相应的控制。在图4C中，NMOS晶体管与4^:检测器一起使用， 其中LAb的电平以vrefn设置。在图4D中，相应地控制不同类型的NMOS 源晶体管。
第三种方法利用以上两种方法的组合负字线方案和新的位线电平控 制方案的组合。当使用该方法时，为实现该方法进行的电路修改不像仅使 用上述两种方法中的一种那样复杂或困难。在该方法中，通过不将预充电 字线电平降低得与第一种方法一样多，可以减少i殳计的复杂性，并且通过 不将位线电平提升得与第二种方法一样多，不会显著危及读出速度，且不 必如此多地提升电源电平。这种较低水平的电压提升是重要的，这是因为 随着工作电压,皮减小，在外部电压和内部DRAM核心工作电压之间不存 在可察觉的差异。
图5A-5B示出了根据一个实施例的地电平控制方法的示例性实施例 的示意图和时序图。在图5A中，使用NMOS晶体管和PMOS晶体管的 组合来提供地电平控制。图中示出了在SAN线上的诸如每一端的 LVT-PMOS箝位电路，其由SAPb线来选通。从图5A可见，PMOS晶
30体管的栅极连接到SAPb线，而NMOS晶体管连接到SAN线。在图5B 中可见，同时激活控制信号SAN和SAPb, SAPb从VDD改变到0V， SAN 从OV改变到vdd。然而，在其它实现中， 一个信号可以在其它信号之前 开始，并且高电压和低电压可以分别不同于Vdd和0V。还应注意，在该 实例中，控制信号SAN使用脉冲控制，但是应当理解，可以利用其它类 型的控制方法。例如，可以使用脉冲和其它已有信号的组合。虽然将 NMOS和PMOS晶体管均用于地电平控制，但是在该实例中PMOS晶体 管实际上箝位地电平。
图6A-6B示出了可替选的地电平控制方法的示例性示意图和时序图。 该实例与图5A-5B中的实例类似，但是利用NMOS源晶体管作为电源晶 体管，并且提供相反极性的SAPb线。应当注意，图中示出了在SAN线 上的诸如每一端的LVT-PMOS箝位电路，其由来自SAPb线的反向信 号选通。
2.减少ICC3P电流的方法
DRAM操作中的一个重要Wt是ICC3P模式，其是称为"有功省电 等待模式，，的操作模式。在ICC3P模式中，存储体(memory bank)被 激活，CKE (时钟使能信号)为低(禁止)，CSB为高(禁止)，但是地 址输入和控制输入在进行转换，而数据总线输入是稳定的。响应于该操作 模式，在读取了单元数据、假设WL0被使能，并且利用单元数据的低位 存取了存储器单元CO之后，图l所示的读出放大器被激活。参考图l， 在读取单元数据之后，BL_R变为低，BLB一R变为高，其中MNSRC1 和MPSRC1被导通。MPS2和MNS1也被导通，而MPS1和MNS2被截 止。
应当理解，电源晶体管和地源晶体管可以不同于图1，例如，图l中 的电源晶体管可以是PMOS晶体管而不是NMOS晶体管。虽然由于BI^R 和BLB_R分别是Vss和VDD, MPS1和MNS2分别被截止，但是存在流 过MPS1和MNS2的漏电流。对于先进的处理技术，诸如卯nm技术， 漏电流的大小是几微安级的，且其大小随着技术工艺向80nm和65nm发 展而变大。假设激活90nm技术的8K (8*1024)读出放大器，每个读出 放大器具有5pA的漏电流，总的漏电流为非常显著，大约为40mA。
图7示出了基于图1给出的DRAM核心配置的DRAM存储器设计 的时序图。在激活模式中，使能WL0， SAN和SAP分别变为Vbbz和 VPPZ。假设数据为低，分别地，BL—R变为Vss而BLB—R变为VDD( VCORE:DRAM核心工作电压)。当省电模式开始时，CKE变为低，但是存储体 仍然是激活的，读出放大器导通，流过截止的晶体管的漏电流可能大得不 可接受。在本发明中，描述了抑制有功省电等待电流诸如ICC3P的几种 方法，其可被应用于类似的情况。
图8示出了抑制DRAM核心电路的有功省电等待电流方法。在该方 法中，通过增加源到主体的电压VsB，增加了读出放大器晶体管的有效阈
值电压。当省电模式开始时，电源晶体管的初f极从Vppz偏置为Vcore，地
源晶体管的栅极从VuBz偏置为Vss。结果，由于NMOS晶体管电压的降 低，BLB—R电平从Vcore降低到Vcore-Vtn,而BL_R的电平升高了 PMOS阈值电压VTP。因此，MPS1和MNS2的Vsb可以分別被増加VTN 和Vtp的量。从而可以有效减少流过截止的晶体管MPS1和MNS2的漏 电流。在省电模式结束之后，SAP和SAN的电平分别返回到常规值Vppz
和Vbbz。
图9示出了用于抑制有功省电电流的存储器设备构造的框图。应当理 解，因为使用诸如行解码器和字线驱动器的重复电路，由于它们的巨大数 目，在存储器电路中产生了另 一个主要的漏电流贡献。因此,在抑制ICC3P 模式中的漏电流的第二种方法中，通过为这些重复电路增加源晶体管，可 以响应于设备模式，诸如通过接收模式进入和/或退出信号来改变这些重 复电路的状态(导通/截止)。可以利用电源晶体管和地源晶体管的任意希 望的组合控制重复电路的功率消耗。
作为实例，源晶体管的组合包括NMOS电源晶体管和PMOS地源 晶体管、NMOS电源晶体管和NMOS地源晶体管、PMOS电源晶体管和 NMOS电源晶体管、PMOS电源晶体管和PMOS地源晶体管，NMOS和 PMOS电源/地源晶体管、NMOS和PMOS电源晶体管以及NMOS电源 晶体管等。根据本发明的一个方面，当芯片在ICC3P模式中工作时，连 接到这种重复电路诸如行解码器和字线驱动器的源晶体管被截止，以便抑 制漏电流。
根据本发明的一个方面，代替保持字线的状态，当字线截止时，将字 线(状态)信息存储在电路中，而当字线再次返回导通时，字线(状态) 信息被重新获取。根据一种实现，在如图9所示的预解码信号锁存器中的 预解码器的输出端存储字线信息。当芯片退出ICC3P模式时，使用存储 在预解码器输出端的信息重新激活字线，并由读出放大器更新单元数据。 应当理解，在离开省电模式后，存在一个短但是足够的时间(即，几十纳秒)来重新激活字线并且更新单元数据。在重复电路中，可以利用额外的
高VT晶体管，而不是增加并且控制源晶体管。
图10示出了利用控制重复电路中的位线读出放大器和源晶体管的组 合来抑制有功省电电流的第三种方法的时序图。当^ ICC3P模式时， 连接到行解码器和字线驱动器的源晶体管被截止，字线信息被存储在， 解码器或行解码器的输出端。读出节点(图1中的LA和LAb )的电平分 别被降低和提升，以便增加读出放大器的晶体管的有效阈值电压。当 ICC3P模式终止时，字线被重新激活，读出节点的电平返回到正常值(分 别为Vcore和Vss),其中单元数据被更新。
应当理解，通过使用用于每个读出节点的任何所希望的晶体管类型可 以降4氐读出节点的电压电平，例如用于电源的NMOS和用于地源的 PMOS、用于电源的PMOS和用于地源的NMOS，或用于电源的NMOS 和用于地源的NMOS等。应当注意，在图9的实例中，NMOS源晶体管 和PMOS源晶体管分别被用于电源晶体管和地源晶体管。当ICC3P模式 开始时，NMOS电源晶体管的栅极信号SAP从VPPZ降为Vcore, PMOS 地源晶体管的栅极信号SAN从VuBz上升为Vss。还应当注意，通过使用 对应于图3A-3D和图4A-4D描述的不同方法，可以控制读出节点LA和 LAb的电平。
当ICC3P模式开始时，行解码器和字线驱动器中的较高Vt的晶体管 导通，而较高性能的晶体管(常规或低VT晶体管)截止。读出节点(图 1的LA和LAb )的电平被分别降低和提升，以便增加读出放大器晶体管 的有效阈值电压。当ICC3P模式结束时，读出节点的电压电平返回正常 值(分别为Vcore和Vss )，并且单元数据被更新。
当ii^ICC3P模式时，源晶体管被连接到行解码器，字线驱动器截 止，且字线信息被存储在，解码器或行解码器的输出端。位线读出放大 器的电源晶体管和地源晶体管截止。当ICC3P才莫式结束时，字线被重新 激活，且位线读出放大器的电源晶体管和地源晶体管导通，以便将读出节
点的电平恢复为正常电平(分别为Vcore和Vss)，并更新单元数据。
3.前期唤醒方法
对以低VT晶体管实现的电路块增加源晶体管，以便通过关闭源晶体
管来提高速度并减少漏电流。根据本发明的电源/地源晶体管的某些实例 组合可以包括NMOS/PMOS 、 NMOS/NMOS 、 PMOS/PMOS 、PMOS/NMOS、 NMOS&PMOS/PMOS&NMOS。根据具体应用，源晶体 管的栅极电压可以从Vppz改变到VBBZ。因此，在根据本发明的源晶体管 电路配置中，对源晶体管的控制是至关重要的，其中通常适于根据电路应 用而使用不同的控制方法。
控制源晶体管的第 一种方法是在命令信息的时钟上升沿或下降沿将 其导通。例如，当使用时钟下降沿来接受命令时，可以在确定命令是否有 效之后导通源晶体管。然而，在这种情况下，由于处于诸如图8中的VDDZ 和Vssz电位的虚拟电源电平和地电平要花时间返回Vdd和Vss电平，可 能存在一些操作延迟，且芯片可能未准备好，从而导致可能的设备故障。
再次参考图10，描述了一种用于唤醒装置的方法。典型地，在时钟 边沿(图中为上升沿)之前向存储器设备提*令，留出建立时间(set-up time)。在接收命令诸如激活命令之后产生内部异步信号Nl。信号PES 的有效性使得能够早于该时钟导通源晶体管。
在时钟的上升沿，产生内部时钟和内部同步信号N2。当产生内部时 钟时，命令状态为有效(对于该图为低)，控制信号PES保持有效状态。 如果芯片接收到诸如预充电命令的命令，则不产生内部异步信号N1 (该 图的第二个时钟中的高)，这是由于该命令不激活芯片。在该时钟的上升 沿，产生内部时钟，然而由于N1的状态为无效，禁止内部同步信号N2 (其变为高)。控制信号PES也被禁止(对于该图为低)，源晶体管被截 止。应当理解，描述的电i^供了早于时钟信号到达而使能源晶体管以及 基于命令状态对其进行控制的装置。
在一些应用中，芯片允许命令转换，但AA在空闲或不在意(don，t care)情况下。在这种情况下，即使没有具体的芯片操作，源晶体管也反 复地导通和截止，其中由于重复的电容充电和放电，功率被不必要地消耗 了。为了减少由于不必要的转换引起的功率消耗，本发明的一个方面教导 了用于控制电源晶体管的另 一种方法。
图11示出了产生源控制信号的示例性实施例，本领域的普通技术人 员可以基于此处的教导实现多种可替换的机制。在该图中，电^f匡图示出 了产生两个(或多个)源控制信号的方法。基于图10中给出的思想产生 用于前期阶段的控制信号PES，以控制前期电路阶段。例如如图所示的通 过利用延迟命令信号和信号N2来选通命令信号，以产生信号PES使得在 时钟上升沿之前^f吏能电源晶体管。利用时钟和命令的组合来产生用于后期 阶段的另一个控制信号PLS，以便控制后期电路阶段。200680042999.X
图12示出了根据本发明的一个方面在前期和后期阶段将控制信号选 通到电路块。根据时序，将这些控制信号选通到电路或电路块，以便使能 每个电路。对于在操作的前期阶段中使用的电路，带有异步和同步信息的 前期唤醒信号PES被选通，以控制连接到这些块的源晶体管，使得早于 时钟而激活源晶体管。对于操作的后期阶段的电路，带有同步信息的控制 信号PLS被选通，以防止不必要的转换功率消耗。注意，控制信号可以 相应地具有不同的极性，以便正确地控制不同类型的源晶体管。由前期唤 醒信号PES控制地址緩冲器驱动器和命令发生器，并利用后期唤醒信号 PLS控制其它电路。
图13示出了根据本发明的控制发生器电路的另一个应用实例。该图 示出了通过CLK同步的緩冲器控制信号块，从中前期唤醒信号块向具有 预解码器、解码器和功能控制电路的存储器电路块产生信号。另夕卜，示出 了用于减少漏电流的源晶体管控制电路A和源晶体管控制电路B。
到目前为止已经讨论了多个重要的方面，以部分概述的方式提供下列 内容。产生唤醒信号以基于早于时钟信号接收到的信号来使能源晶体管。 可由时钟沿处的哞^^确定唤醒信号的状态。才艮据信号时序流可以产生不同 的唤醒信号，以便控制不同的电路块。使用命令的异步信息和参考时钟的 同步命令可以产生前期唤醒信号以使能源晶体管，使得早于该时钟激活源 晶体管。用命令和时钟信息可以产生后期唤醒信号，以防止由于不必要地 导通和截止源晶体管而产生不必要的转换功率消耗。在时序的前期阶段， 前期唤醒信号被施加到该电路，而在时序的后期阶段，后期唤醒信号被施 加到该电路。每个控制信号可以具有用于不同源晶体管类型的适当的电平 和极性。
4.控制源晶体管的方法
图14A-14B示出了电源控制的示例性实施例，分别示出了示意图和 时序图。当使用电源晶体管时，应当理解，与源晶体管相关的虛拟电源线 需要足够早地被充电，并且需要准备提供必要的供电电流，使得电路如预 期的那样工作。根据本发明完成这些的一种方法利用这样的事实，即，外 部41_供的电压总是高于内部产生的供电电压。参考该图，使用图l所示的 存储器核心配置，源晶体管被连接到节点LA以便向读出放大器供电。在 该实例中，NMOS晶体管优选地位于连接区域内，且PMOS晶体管优选 地位于别处。例如根据应用的需要可以采用可替选的位置。
在所示情况下，EVC是外部供电电压，IVC是内部产生的电压。控制信号SAP2导通一段时间而达到VPPZ2电平，VPPZ2电平足够高以便 导通NMOS晶体管。由于该晶体管连接到EVC，它帮助快速地向虚拟电 源线充电，这意味着可流过大量电流。由信号SAP1控制的NMOS晶体 管同时也向虚拟电源线充电，并且由于IVC的稳定特性而建立虚拟电源 线的最终电压。除了给虚拟电源线充电之外，PMOS晶体管的重要功能 是在VPPZ1由于电路故障、环境影响、处理变化等而无法达到足够高 电压的情况下，确保虚拟电源线的最终电压是想要的。PMOS晶体管仅 需要Vss电压电平以使得该PMOS晶体管完全导通，从而确保在适当的 电平建立虚拟电源线电压。该实例示出了同时导通的控制信号SAPB1、 SAP1和SAP2，但是在其它应用中它们可以任意组合导通。
5.布局指导
以下部分描述根据被称为Z逻辑的本发明的一个方面的单元布局、 块布局和核心布局。
该布局方法规定将至少一个电源/地源晶体管放置在由逻辑晶体管构 成的布局块内。例如，将至少一个电源/地源晶体管放置在比逻辑晶体管 更靠近电源/地线。应当理解，这可以利用以下各项来实现(1)包括至 少一个NMOS晶体管的电源晶体管；(2)包括PMOS晶体管的地源晶体 管；(3 )包括至少一个NMOS晶体管的电源晶体管和包括至少一个PMOS 晶体管的地源晶体管；(4)包括NMOS晶体管和PMOS晶体管的电源晶 体管；或(5)包括PMOS晶体管和NMOS晶体管的地源晶体管。
该方法还描述了将至少一个电源/地源晶体管放置在由逻辑晶体管构 成的布局块之外。在一个实施例中，源晶体管被放置在与由逻辑晶体管构 成的布局块不交叉的电源线之下。可以包括如上述(1)到(5)所列的源 晶体管。另外，源晶体管对于整个逻辑块或所希望的逻辑块的任意部分可 以是聚合的。在一个实施例中，源晶体管可以分布式放置，其中电源和源 晶体管与每个布局块相邻*故置。在一种实现中，电源晶体管和地源晶体
管驱动整个布局块。在一种实现中，布局块被分段，并M个乾故置电源 晶体管和地源晶体管。
根据本发明的一个方面描述的是虚拟电源线的放置，该虚拟电源线是 将源晶体管连接到逻辑晶体管的电源线，其距离逻辑晶体管比距离电源线 更近。
在一种实现中，源晶体管放置在通过子字线驱动器或##创建的列解码器之间的间隙内。可替选地，源晶体管可以放置在由位线读出放大器创 建的行解码器之间的间隙内。作为再一个替选方案，涉及位线读出放大器 的源晶体管可以放置在由位线读出放大器创建的子字线驱动器之间的间 隙内。
在用于DRAM的位线读出放大器的一个实施例中，用于NMOS锁 存器的PMOS地源晶体管放置在PMOS锁存器的NWELL内。类似地， 用于PMOS锁存器的NMOS电源晶体管放置在NMOS锁存器的PWELL 或P型衬底内。
在DRAM的一个实施例中，源晶体管放置在每个位线对或位线对组上。
图15示出了称为"类型1"的单元布局。连同电源线Vdd和Vss — 起示出了虚拟电源线Vdz和Vsz。源晶体管分离放置。在图中还可以看到， PMOS区域(被上面的虚线围绕)与在其下的NMOS区域分离。示出了 诸如以M1C、 M2C和M3C表示的半导体层。另外，示出了3个金属层， 例如金属l用于互连，金属2用于局部电源和全局互连，金属3用于全 局总线(global bussing)和主电源。
图16A-16B示出了包含多个图15所示的单元的块布局，该多个单元 穿过布局的中心，源晶体管组枕故置在电源线之下，以消除布局损失(不 可用区域的损失)。示出了每个块上的虚拟电源驱动器，其具有分解图16B 中所示的总线，该总线从布局的顶部逸艮。
图17示出了此处被称为"类型2"的另一种单元布局，其中源晶体 管被竖直地放置在逻辑晶体管的上面和下面，并且/或者被水平地放置在 逻辑晶体管旁边。可从具有总线的布局的顶部区域和底部区域看到源晶体 管。示出了在上源晶体管区域的NMOS虚拟电源驱动器，以及在下源晶 体管区域的PMOS虛拟电源驱动器。示出的总线包括Vss、 std、 VDD、 Vdz、 Vsz、 Vss、 stdb和VDD。示出了 PMOS区域位于该布局的上半部， 而NMOS区域位于下部。
图18是包含多个图17的单元布局的类型2的块布局。虚拟电源驱动 器的位置显示为在该图内的块的上部和下部。这种类型的块布局特别适用 于所谓的"保险丝盒电路"。
图19A-19B示出了才艮据本发明的一个方面的Z逻辑解码器布局，其 中源晶体管被放置在列解码器孔中。单元阵列显示为被子字线驱动器、位线读出放大器(S/A)、列驱动器等交叉。虚拟电源驱动器的位置显示为在 子字线驱动器和列解码器区域的交叉点处的列解码器孔内。图19B示出 了解码器区域内的总线的分解图，其中可见Vss、 stdb、 Vsz、 VDZ、 std 和Vdd。
图20A-20B示出了 Z逻辑行解码器的示例性布局实施例。在该实例 中，逻辑源晶体管放置在解码器孔中，位线读出放大器的源晶体管关于位 线对诸如每一对、每几对、每个块等放置，或放置在读出放大器区域和子 字线驱动器交叉的区域内，如区域A所示。图20B再次示出了总线区域， 具体地可见Vss、 stdb、 Vsz、 VPZ、 std和Vpp。
图21给出了关于NWELL的第一分布类型。
图22示出了 Z逻辑分布类型的示例性实施例，其中P釆样放大器 (S/A)位于第一侧，N采样放大器(S/A )位于相对侧。N阱区域显示为 被左侧的点线围绕。源晶体管可被关于位线对诸如每一对、每几对、每块 等来放置，或可以放置在读出放大器区域和子字线驱动器交叉的区域内。 用于N S/A的地源晶体管(例如PMOS晶体管)放置在P S/A的N阱内， 所示P S/A的电源晶体管(例如，NMOS晶体管)放置在N S/A的P阱 内。布局中示出了 P行为区域(actarea)和N行为区域。
图23示出了子字线驱动器和位线S/A路径的交叉处的孔之下的单元 阵列中的源晶体管的放置。
6.路径探测器源晶体管检查
描述了 一种方法，用于通过将不同于Vdd或Vss的已知状态分配给源 晶体管与逻辑晶体管连接的节点来检查适当的源晶体管的连接，该已知状 态是针对特定输入状态的逻辑输出端的输出。作为实例，该已知状态可以 是Hi-Z状态，或在等待模式中定义的已知状态。在一个实现中，在其它 每个逻辑门处连接相同类型的源晶体管。
根据一种实现，该方法包括引脚属性分配以及取自示意图本身、外部 文本文件或端口名的端口属性。
在一种实现中，描述了 一种通过比i^传输门两侧的逻辑状态来寻找泄 露,或电is^m连接的方法。
描述了根据本发明的路径探测器方法，此处该方法被称为"Z技术"。 在诸如DRAM电路的、设计者已经了解其等待状态的电路中使用Z技术 时，设计者已知输入/输出端口的值以及块内部节点的值。在这种情况下，利用z字形z逻辑门。通过使用z字形z逻辑门，当模块处于等待模式
时，所有节点需要被设置为其自己的等待值。通itit行具有被建模为开关
级的Z逻辑门的模拟器(即，Verilog仿真)，可以发现泄露路径出现的条 件。
图24示出了利用Z字形门示出的示例性设计。图25示出了图24中 所示的门的晶体管电平的示意图。图26示出了在等待模式时的合适的晶 体管配置，图27表示在等待模式时的产生不好结果的配置。在图27中， 如果端口 A的输入电平在等待模式为低，则节点B的值是Hi-Z，且端口 Z的值变为未知。在该情况下，在预料不到的漏电流路径产生大的漏电流。 根据本发明的路径探测器方法可以响应于运行诸如Verilog仿真的仿真来 检测Z字形Z逻辑实现的不适当的配置。除了检查在等待模式时的泄露 路径之外，可以用类似的方法检查初始状态(例如，在上电排序(sequence) 过程中)。为了使用路径探测器方法，在等待模式中应该可以得到关于所 有输入/输出端口的预定信息，该预定信息可以包括在示意图本身、外部 文本文件或端口名本身中的端口属性。使用根据本发明的Z逻辑库组， 可以通过路径探测器在模块旨查不适当的配置，还可以通过传统的仿真 (即，Verilog仿真)容易地在整个芯片级检查不适当的配置。Z逻辑库 组还包含每个门的定时信息，以便在使用单元延迟仿真时获得提高的准确 度。
虽然以上描述包含许多细节，但不因该将其解释为限制本发明的范 围，而是仅提供对本发明的当前某些优选实施例的说明。因此，应当理解 本发明的范围完全包含对本领域的技术人员来说是显而易见的其它实施 例，W目应地本发明的范围不由除所附权利要求之外的任何内容限制，其 中除非明确说明，对单数元件的引用不旨在意味着"一个并且仅为一个"， 而是"一个或多个"。通过引用将本领域技术人员已知的上述优选实施例 的元件结构和功能等同物明确地结合在此，并且旨在被本权利要求包括。 另夕卜，设备或方法不必解决本发明寻求解决的每个和全部问题，因为其由 本权利要求包括。另外，不管权利要求中是否明确描述了元件、部件或方 法步骤，本公开中的元件、部件或方法步骤不旨在对公众是专用的。此处 权利要求中的元件不是意在按35U.S.C 112第6段的规定来解释，除非使 用短语"用于...的装置"明确描述该元件。
权利要求
1. 一种电路设备，包括存储器单元；耦合到所述存储器的至少一个存储器存取晶体管；以及所述存储器存取晶体管被配置成具有响应于所述电路设备的操作模式而改变的栅极-源极电位。
2. 如权利要求1的电路设备，其中所述存储器单元包括在多个DRAM存储器单元中的动态随M取存储器(DRAM )，其中响应于执行更新操作而保持存储器状态。
3. 如权利要求1的电路设备，其中所述存储器单元的所述栅极-源极电位包括高于栅极电位的源极电位。
4. 如权利要求3的电路设备，其中所述源极电位高于零伏或所述栅极电位低于零伏，或所述源极电位高于零伏且所述栅极电位低于零伏。
5. 如权利要求1的电路设备，还包括响应于读取所述存储器单元中的数据的状态来改变所述栅极—源极电位的电路。
6. 如权利要求5的电路设备，其中所述电路包括位线读出放大器。
7. 如权利要求5的电路设备，其中所述电路包括CMOS锁存器和源晶体管；以及所述源晶体管包括电源晶体管或地源晶体管。
8. 如权利要求l的电路设备，还包括作为地源晶体管的PMOS晶体管，其响应于读取所述存储器单元中的数据的状态来改变所述栅极-源极电位；以及所述PMOS晶体管的源^合到CMOS锁存器的两个NMOS晶体管的公共节点，所述PMOS晶体管的漏极接地。
9. 如权利要求8的电路设备，其中所述PMOS晶体管的栅极电位根据操作模式而改变。
10. 如权利要求9的电路设备，其中响应于接收脉冲信号来控制所述PMOS晶体管的栅极电位的改变。
11. 如权利要求9的电路设备，其中所述存储器单元是动态存储器单元；以及所述PMOS晶体管的栅极电位在常规操作模式中低于零伏，所述栅 极电位在更新模式中为零伏。
12. 如权利要求11的电路设备，其中所述更新模式由存储器控制器 或存储器设备控制。
13. 如权利要求l的电路设备，还包括作为地源晶体管的NMOS源晶体管，其响应于读取所述存储器单元 中的数据的状态来改变所述栅极-源极电位；以及所述NMOS源晶体管的漏极耦合到CMOS锁存器的两个NMOS晶 体管的公共节点，所述NMOS源晶体管的源极接地。
14. 如权利要求13的电路设备，其中所述NMOS源晶体管的栅极电 位响应于所述电路设备的操作模式而改变。
15. 如权利要求14的电路设备，其中所述NMOS源晶体管的所述栅 极电位由脉冲信号、或通过g检测器的参考电压来控制。
16. 如权利要求14的电路设备，其中 所述存储器单元是动态存储器单元；以及所述NMOS源晶体管的栅极电位在更新模式中比在常规操作模式中 更低。
17. 如权利要求16的电路设备，其中所述更新模式由存储器控制器 或存储器设备控制。
18. 如权利要求l的电路设备，还包括作为地源晶体管的PMOS源晶体管和NMOS源晶体管的組合，其响 应于读取所述存储器单元中的数据的状态来改变所述槺极—源极电位；所述PMOS源晶体管的源极连接到CMOS锁存器的两个NMOS晶 体管的公共节点；以及所述NMOS源晶体管的漏极耦合到CMOS锁存器的两个NMOS晶 体管的公共节点，所述NMOS源晶体管的源极接地。
19. 如权利要求18的电路设备，其中所述PMOS源晶体管和NMOS 源晶体管的栅极电位响应于所述电路设备的操作模式而改变。
20. 如权利要求19的电路设备，其中所述NMOS源晶体管的所述栅 极电位由脉沖信号控制。
21. 如权利要求18的电路设备，其中所述PMOS源晶体管的导通时 间超过所述NMOS源晶体管的导通时间。
22. 如权利要求18的电路设备，其中 所述存储器单元是动态存储器单元；以及所述NMOS源晶体管的栅极电位在更新模式中比在常规操作模式中 更低。
23. 如权利要求22的电路设备，其中所述更新模式由存储器控制器 或存储器设备控制。
24. 如权利要求l的电路设备，还包括响应于读取所述存储器单元中的数据的状态来改变所述栅极-源极 电位的电路；所述电路包括CMOS锁存器和地源晶体管；以及所述存储器单元被配置成具有两个接地路径，第一路径接地，第二路 径接到地电位之上的电位。
25. 如权利要求24的电路设备，其中所述接地路径包括具有第一 NMOS晶体管的第一接地路径，所述第一 NMOS晶体管的 漏^合到CMOS锁存器的两个晶体管的公共节点，所述第一 NMOS晶 体管的源极耦合到地；第二接地路径，其连接到高于地电位的电压电位；以及所述第二接地路径具有第二NMOS晶体管，所述第二NMOS晶体管 的漏极连接到CMOS锁存器的两个晶体管的公共节点，所述第二NMOS 晶体管的源极连接到具有高于地电位的电压电位的节点。
26. 如权利要求25的电路设备，其中响应于二极管压降或电压源而 产生所述节点高于地电位的电压电位。
27. 如权利要求26的电路设备，其中使用NMOS 二极管或PMOS 二极管产生所述二极管压降。
28. 如权利要求24的电路设备，其中所述第一NMOS晶体管的栅极 由脉冲信号控制。
29. 如权利要求24的电路设备，其中所述第二NMOS晶体管的导通 时间超过所述第一NMOS晶体管的导通时间。
30. 如权利要求l的电路设备，还包括响应于读取所述存储器单元中的数据的状态来改变所述栅极-源极 电位的电路；所述电路包括CMOS锁存器和电源晶体管；其中所述电源晶体管包括NMOS源晶体管；以及所述NMOS源晶体管的源极连接到CMOS锁存器的两个PMOS晶 体管的公共节点，所述NMOS源晶体管的漏极连接到电源。
31. 如权利要求30的电路设备，其中所述NMOS源晶体管的槺极电 位响应于操作模式而改变。
32. 如权利要求31的电路设备，其中所述NMOS源晶体管的栅极电 位响应于接收脉冲信号而改变。
33. 如权利要求31的电路设备，其中 所述存储器单元是动态存储器单元；以及所述NMOS源晶体管的栅极电位在常规操作模式中高于Vdd，在更 新模式中为Vdd或低于Vdd。
34. 如权利要求33的电路设备，其中所述更新模式由存储器控制器 或存储器设备控制。
35. 如权利要求l的电路设备，还包括作为电源晶体管的PMOS源晶体管，其响应于读取所述存储器单元 中的数据的状态来改变所述栅极-源极电位；所述PMOS源晶体管的漏^合到CMOS锁存器的两个PMOS晶 体管的公共节点，所述PMOS源晶体管的源极连接到电源。
36. 如权利要求35的电路设备，其中所述PMOS源晶体管的栅极电 位响应于^Mt模式的改变而改变。
37. 如权利要求36的电路设备，其中所述PMOS源晶体管的所述栅 极电位由脉冲信号、或通过4^检测器的参考电压控制。
38. 如权利要求36的电路设备，其中所述PMOS源晶体管的栅极电位在更新模式中比在常规操作模式中高。
39. 如权利要求38的电路设备，其中所述更新模式由存储器控制器 或存储器设备控制。
40. 如权利要求l的电路设备，还包括作为电源晶体管的PMOS源晶体管和NMOS源晶体管的组合，其响 应于读取所述存储器单元中的数据的状态来改变所述栅极-源极电位；所述NMOS源晶体管的漏极耦合到CMOS锁存器的两个PMOS晶 体管的公共节点，所述NMOS源晶体管的漏极连接到电源，所述PMOS 源晶体管的漏极耦合到CMOS锁存器的两个PMOS晶体管的7>共节点， 所述PMOS源晶体管的源极连接到电源。
41. 如权利要求40的电路设备，其中作为电源晶体管的NMOS源晶 体管和PMOS源晶体管的组合的栅极电位响应于操作模式的改变而改 变。
42. 如权利要求40的电路设备，其中所述PMOS源晶体管的栅极电 位由脉冲信号控制。
43. 如权利要求40的电路设备，其中所述NMOS源晶体管的导通时 间超过所述PMOS源晶体管的导通时间。
44. 如权利要求l的电路设备，其中槺极 一源极的电位差由读取单元数据的电路控制；所述电路由CMOS锁存器和源晶体管构成，所述源晶体管是地源晶 体管或电源晶体管；以及支持两个电源路径，第一缚雀接到电源，第二路径接到低于电源电位 的电位。
45. 如权利要求44的电路设备，其中所述两个电源路径包括具有第一PMOS源晶体管的第一电源路径，所述第一PMOS源晶体 管的漏极连接到CMOS锁存器的两个PMOS晶体管的公共节点，所述第 一 PMOS源晶体管的源极连接到电源；具有低于电源的电位的第二电源路径；以及所述第二电源路径具有第二 PMOS源晶体管，其漏极连接到CMOS 锁存器的两个PMOS晶体管的公共节点，所述第二 PMOS源晶体管的源极连接到电压低于电源的特定节点。
46. 如权利要求45的电路设备，其中所述节点的低于电源电位的所 述电位通过电压源产生、或响应于二极管压降产生。
47. 如权利要求46的电路设备，其中使用NMOS 二极管或PMOS 二极管产生所述二极管压降。
48. 如权利要求44的电路设备，其中所述PMOS源晶体管的栅极电 位由脉冲信号控制。
49. 如权利要求44的电路设备，其中所述第二PMOS源晶体管的导 通时间超过所述第一 PMOS源晶体管的导通时间。
50. —种动态存储器(DRAM)设备，包括 多个存储器单元；耦合到所述存储器单元的位线对；所述存储器单元被配置成响应于执行更新操作来保持存储器状态；以及所述存储器单元被配置成具有在自更新、或系统控制的更新模式中被 提升的单元数据高电位。
51. 如权利要求50的动态存储器，其中均衡的位线电压电平在自更 新模式中比在常,作模式中高。
52. 如权利要求50的动态存储器，其中自更新模式中较高的均衡位 线电平由位线预充电电平发生器控制。
53. 如权利要求50的动态存储器，其中所述均衡位线电压电平高于 位线的预充电电平产生器的输出电平。
54. 如权利要求50的动态存储器，其中所述提升的电压电位由通过 g检测器的参考电压信号、脉冲信号、已有信号的组合，或参考电压信 号、脉冲信号和模式ii^和/或退出信号的组合来控制。
55. 如权利要求50的动态存储器，其中产生单元数据高电位的源晶 体管包括至少第一、第二和第三源晶体管。
56. 如权利要求55的动态存储器，其中所述第一源晶体管包括PMOS 源晶体管，所述第二源晶体管和第三源晶体管包括NMOS源晶体管。
57. 如权利要求56的动态存储器，其中所述第一晶体管被配置成用于加速供电。
58. 如权利要求57的动态存储器，其中所述第一源晶体管连接到高 于第二源晶体管和第三源晶体管的供电电压的电源。
59. 如权利要求56的动态存储器，其中所述第二源晶体管产生主电源。
60. 如权利要求56的动态存储器，其中所述第三源晶体管产生辅助 电源。
61. 如权利要求56的动态存储器，其中所述第一PMOS源晶体管的 源极和第一NMOS源晶体管的漏极连接到内部产生的电源，第二NMOS 源晶体管的漏极连接到外部提供的电源。
62. 如权利要求61的动态存储器，其中第二NMOS源晶体管的栅极 由脉冲或脉冲和模式i^和/或退出信号的组合控制。
63. 如权利要求62的动态存储器，其中所述第二NMOS源晶体管被 配置成在自更新模式中的导通时间超过在常目作模式中的导通时间。
64. —种动态存储器(DRAM) i殳备，包括 多个存储器单元，其存储器状态响应于执行更新操作而被保持； 耦合到所述存储器单元的位线对；耦合到所述位线、用于读出所述存储器单元的状态的位线读出放大器；耦合到所述位线读出放大器的多个源晶体管；所述多个源晶体管包括第一 PMOS源晶体管、第一 NMOS源晶体管， 和第二NMOS源晶体管；以及所述源晶体管连接到所述位线读出放大器中的锁存器。
65. 如权利要求64的动态存储器，其中所述第一 PMOS源晶体管的源极和所述第一 NMOS源晶体管的漏极 连接到内部产生的电源；以及所述第二 NMOS源晶体管的漏极连接到外部提供的电源。
66. 如权利要求64的动态存储器，其中第二NMOS源晶体管的栅极 由脉冲或脉冲和模式进入和/或退出信号的组合控制。
67. —种动态存储器(DRAM)设备，包括 多个存储器单元；其中所述动态存储器的存储器状态响应于执行更新操作而被保持； 耦合到所述存储器单元的位线对；耦合到所述位线、用于读出所述存储器单元状态的位线读出放大器，以及耦合到所述位线读出放大器、且被配置成增加存储器单元高数据电压 电位的多个源晶体管。
68. 如权利要求67的动态存储器，其中所述多个源晶体管包括三个 源晶体管。
69. 如权利要求68的动态存储器，其中所述多个源晶体管包括第一 PMOS源晶体管、第一 NMOS源晶体管 和第二NMOS源晶体管；以及所述源晶体管连接到所述位线读出放大器中的锁存器。
70. 如权利要求68的动态存储器，其中通过连接到被配置成具有高于所述多个源晶体管中的第二源晶体管 和第三源晶体管的供电电压的电压电位的电源，所述多个源晶体管中的第 一源晶体管用于加速供电；所述第二源晶体管被配置成传递主电源；以及所述第三源晶体管被配置成传递辅助电源。
71. —种减少动态存储器电路中的电流的方法，包括将至少一个源晶体管耦合到动态存储器电路的读出放大器，用于通过 虚拟电源进行操作；响应于接jJM目关信号，挂起对存储块的读和/或写访问，以便进入激 活等待才莫式；以及在保持所述存储器单元中的数据时改变所述源晶体管的状态，以便减 少存储块的工作电流。
72. 如权利要求71的方法，其中所述至少一个源晶体管包括至少 一个电源晶体管、至少一个地源晶体管，或电源晶体管和地源晶体管的组合。
73. 如权利要求71的方法，其中响应于接收脉沖信号，或通过im 检测器而接收的参考电压，或模式进入和/或退出信号，或脉冲、参考电 压或模式进入和/或退出信号的组合来控制所述源晶体管。
74. 如权利要求71的方法，其中改变所述源晶体管的状态降低在激 活等待模式中提供给位线锁存器的电压。
75. 如权利要求71的方法，其中所述至少一个源晶体管包括至少 一个NMOS源晶体管、或至少一个PMOS源晶体管、或NMOS源晶体 管和PMOS源晶体管的组合。
76. 如权利要求71的方法，其中所述源晶体管包括至少一+NMOS 电源晶体管，其配置为具有这样的栅极电位当动态存储器电路处于激活 等待模式时，该栅极电位比动态存储器电路处于常规操作模式时的栅极电 位低。
77. 如权利要求71的方法，其中所述源晶体管包括至少地源晶体管， 其向位线锁存器提供地电压，其中该地电压响应于控制地源晶体管的状 态，在激活等待模式中具有比在常规操作模式中更高的电位。
78. 如权利要求77的方法，其中所述地源晶体管包括NMOS源晶体 管、PMOS源晶体管、或NMOS源晶体管和PMOS源晶体管两者。
79. 如权利要求77的方法，其中响应于接收脉冲信号，或通过4^ 检测器而接收的参考电压，或模式进入和/或退出信号，或脉冲、参考电 压或模式进入和/或退出信号的组合来控制所述地源晶体管。
80. 如权利要求71的方法，还包括 在第一电路中存储字线的地址信息；通过第二电路禁止字线，以便在进入激活等待模式或其它低功率模式 时减少电流消耗；以及在退出所述激活等待模式或其它低功率模式时，用存储的所述地址信 息恢复所述字线。
81. 如权利要求80的方法，其中响应于接收模式进入和/或退出信号 来存储所述地址信息和/或禁止字线。
82. 如权利要求80的方法，其中所述第二电路包括源晶体管，其耦合到选自由以下电路构成的电路组中的一个或多个地址驱动器、地址预解码器、地址解码器和字线驱动器；对所述源晶体管进行去激活以禁止字线；以及所述源晶体管包括NMOS晶体管、PMOS晶体管、或NMOS晶体管 和PMOS晶体管的组合。
83. 如权利要求82的方法，其中响应于接收控制信号，所述第二电 路ii^预充电状态；用同一信号或另一个控制信号对连接到第二电路的第 二源晶体管进行去激活。
84. 如权利要求82的方法，其中由所述第一电路和第二电路响应于 接收模式进入和/或退出信号来执行所述存储、禁止和恢复。
85. —种减少动态存储器电路中的电流的方法，包括将至少一个源晶体管耦合到动态存储器电路的读出放大器，以便将其 配置成通过虚拟电源进行^作；以及在保持所述存储器单元中的数据时改变所述至少一个源晶体管的状 态，以〗更减少所述存储块的工作电流；其中，响应于利用相对于第一时钟的正向建立时间接收异步信号、或 利用相对于第一时钟的正向建立时间接收参考第二时钟的同步信号，来改 变所述源晶体管的状态。
86. 如权利要求85的方法，其中所述异步信号是命令信号。
87. 如权利要求85的方法，其中所述第二时钟和所述第一时钟工作 于相同的频率，但是具有不同的相位关系。
88. 如权利要求85的方法，其中所述第二时钟和所述第一时钟以彼 此不同的频率工作。
89. 如权利要求85的方法，其中 所述源晶体管包括电源晶体管；所述电源晶体管包括NMOS源晶体管和PMOS源晶体管的组合；以及其中两个或更多异步信号控制所述电源晶体管，其中较早的异步信号 被施加到PMOS源晶体管的栅极。
90.如权利要求89的方法，其中使能NMOS源晶体管的异步信号具有超过电源电位的电压电位。
91. 如权利要求85的方法，其中 所述源晶体管包括地源晶体管；所述地源晶体管包括NMOS源晶体管和PMOS源晶体管的组合；以及其中两个或更多异步信号控制地源晶体管，其中较早的异步信号^皮施 加到NMOS源晶体管的栅极。
92. 如权利要求91的方法，其中使能PMOS源晶体管的异步信号具 有低于地电位的电压电位。
93. 如权利要求85的方法，其中 所述源晶体管包括电源晶体管；所述电源晶体管包括NMOS源晶体管和PMOS源晶体管的组合；以及其中两个或更多同步信号控制电源晶体管，其中较早的同步信号被施 加到PMOS晶体管的栅极。
94. 如权利要求93的方法，其中使能NMOS源晶体管的同步信号具 有超过电源电位的电压电位。
95. 如权利要求85的方法，其中 所述源晶体管包括地源晶体管；所述地源晶体管包括NMOS源晶体管和PMOS源晶体管的组合；以及其中两个或更多同步信号控制地源晶体管，其中^早的同步信号被施 加到NMOS源晶体管的栅极。
96. 如权利要求95的方法，其中使能PMOS源晶体管的同步信号具 有低于地电位的电压电位。
97. 如权利要求85的方法，其中 所述源晶体管包括电源晶体管；所述电源晶体管包括NMOS源晶体管和PMOS源晶体管的组合； 其中异步信号控制PMOS源晶体管，同步信号控制NMOS源晶体管；以及其中所述异步信号在同步信号之前产生。
98. 如权利要求85的方法，其中 所述源晶体管包括地源晶体管；所述地源晶体管包括NMOS源晶体管和PMOS源晶体管的组合； 其中异步信号控制NMOS源晶体管，同步信号控制PMOS源晶体管；以及其中所述异步信号在同步信号之前产生。
99. 一种减少动态存储器电路中的电流的方法，包括将至少一个源晶体管耦合到动态存储器电路的读出放大器，以便将其 配置成通过虚拟电源进行操作；以及在保持所述存储器单元中的数据时改变所述至少一个源晶体管的状 态，以〗更减少所述存储块的工作电流；其中，响应于利用相对于时钟的正向建立时间接收异步信号及接收参 考同 一时钟的同步信号来改变所述源晶体管的状态。
100. 如权利要求99的方法，其中所述异步信号是命令信号。
101. 如权利要求99的方法，还包括将动态存储器电路逻辑地或物理地划分为多个部分；通过异步信号控制所述多个部分中的第一部分的源晶体管，通过同步 信号控制所述多个部分中的第二部分的源晶体管。
102. 如权利要求99的方法，其中早于同步信号来接收所述异步信号。
103. 如权利要求99的方法，其中所述源晶体管包括NMOS源晶体管和PMOS源晶体管的组合；其中两个或更多异步信号或同步信号控制源晶体管；其中，将所述异步信号或同步信号中较早的信号施加到用于电源晶体 管的PMOS源晶体管的初f极，或施加到用于地源晶体管的NMOS源晶体 管的栅极。
104. 如权利要求103的方法，其中使能NMOS源晶体管的所述异步信号或同步信号具有超过电源电位 的电压电位；以及使能PMOS源晶体管的所述异步信号或同步信号具有低于地电位的 电压电位。
105. 如权利要求103的方法，其中所述异步信号控制PMOS源晶体管，所述同步信号控制NMOS源晶 体管；以及在所述同步信号之前接收所述异步信号。
106. 如权利要求103的方法，其中所述异步信号控制NMOS源晶体管，所述同步信号控制PMOS源晶 体管；以及在所述同步信号之前接收所述异步信号。
107. —种集成电路，包括包含多个逻辑晶体管的至少一个存储器单元块；与所述存储器单元块邻接的至少一个电源路径和至少一个地路径；耦合到所述至少一个存储器单元块中的每个存储器单元块的行解码器；耦合到所述至少 一个存储器单元块中的每个存储器单元块的列解码器；耦合到所述至少 一个存储器单元块中的每个存储器单元的至少 一个 位线对；耦合到所述位线对的位线读出放大器，配置成用于读出所述存储器单 元中的存储器单元的差分电压，和更新所述存储器单元的高状态或低状 态；存储块的多个逻辑晶体管中的至少一个源晶体管，配置成用于产生至 少一个虚拟电压电平；以及耦合到所述至少 一个虛拟电压电平的至少 一个虚拟电源路径、虚拟地 路径，或虚拟电源路径和地膝陉的组合。
108. 如权利要求107的集成电路，其中所述至少一个源晶体管M置在比逻辑晶体管更靠近其相对应的电源线或地线。
109. 如权利要求107的集成电路，其中所述源晶体管包括电源晶体 管、地源晶体管，或电源晶体管和地源晶体管的组合。
110. 如权利要求109的集成电路，其中所述电源晶体管包括NMOS 源晶体管或地源晶体管包括PMOS晶体管，或电源晶体管包括NMOS源 晶体管且地源晶体管包括PMOS晶体管。
111. 如权利要求109的集成电路，其中所述电源晶体管包括NMOS 源晶体管和PMOS源晶体管，或地源晶体管包括PMOS源晶体管和 NMOS源晶体管，或电源和源晶体管都包括PMOS源晶体管和NMOS 源晶体管。
112. 如权利要求107的集成电路，其中至少一个源晶体管位于由逻 辑晶体管构成的所述存储块外部。
113. 如权利要求112的集成电路，其中所述源晶体管位于电源线之 下，并且不与存储器单元块的多个逻辑晶体管交叉。
114. 如权利要求112的集成电路，其中所述源晶体管包括用于整个 逻辑块的源晶体管的聚合放置。
115. 如权利要求112的集成电路，其中所述源晶体管包括源晶体管 的分布式放置，其中电源和源晶体管与每个布局块相邻。
116. 如权利要求112的集成电路，其中所述源晶体管包括电源晶体 管和驱动整个布局块的地源晶体管。
117. 如权利要求112的集成电路，其中存储器单元块被分段，并按 每个段放置电源晶体管和地源晶体管。
118. 如权利要求107的集成电路，其中所述虚拟电源线距离所述存 储器单元的逻辑晶体管比距离所述集成电路的一个或多个电源线更近。
119. 如权利要求107的集成电路，其中所述至少一个源晶体管位于 子字线驱动器的交叉点处的列解码器对之间的间隙内，或通过搭接定位。
120. 如权利要求107的集成电路，其中所述集成电路包括动态存储器集成电路；以及所述至少一个源晶体管位于第一行解码器和第二行解码器之间的间 隙内、在与位线读出放大器的交叉点处。
121. 如权利要求107的集成电路，其中所述集成电路包括动态存储器集成电路；以及所述至少一个源晶体管位于第一子字线驱动器和第二子字线驱动器 之间的间隙内、在与位线读出放大器的交叉点处。
122. 如权利要求107的集成电路，其中 所述集成电路包括动态存储器集成电路；所述源晶体管包括PMOS地源晶体管，其耦合到所述位线读出放大 器的锁存器中的交叉耦合的NMOS晶体管对；以及所述源晶体管放置在所述位线读出放大器的锁存器中的交叉耦合的 PMOS晶体管对的NWELL内。
123. 如权利要求107的集成电路，其中 所述集成电路包括动态存储器集成电路；所述源晶体管包括NMOS电源晶体管，其耦合到所述位线读出放大 器的锁存器中的交叉耦合的PMOS晶体管对；以及所述源晶体管被放置在所述位线读出放大器的锁存器中的交叉耦合 的NMOS晶体管对的PWELL内或P型衬底内。
124. 如权利要求107的集成电路，其中 所述集成电路包括动态存储器集成电路；以及 所述源晶体管枕故置在每个所述位线对或位线对组上。
125. —种确定存储器或逻辑电路内适当的源晶体管连接的方法，包括执行用于表征存储器或逻辑电路的仿真例程；在所述仿真中，将不同于VDD或Vss的已知状态分配给源晶体管与逻辑晶体管连接的节点；以及所述已知状态是针对预定输入状态的逻辑输出端的输出。
126. 如权利要求125的方法，其中所述已知状态是高阻抗(Hi-Z) 状态。
127. 如权利要求125的方法，其中所述预定输入状态是在等待模式 中限定的已知状态。
128. 如权利要求125的方法，其中所述源晶体管与连接到所述存储 器或逻辑电路块内的每个其它逻辑门的源晶体管是相同类型的源晶体管。
129. 如权利要求125的方法，其中所述方法的所述仿真例程包括引 脚属性分配以及取自示意图、外部文本文件或端口名的端口属性。
130. 如权利要求125的方法，还包括比较传输门两侧的逻辑状态来 寻找泄露路径或电i^l^连接。
全文摘要
描述了用于抑制集成电路漏电流的电路和方法。许多这些电路和方法特别适用于动态存储器电路。实例描述了用于产生虚拟电压的电源晶体管、地源晶体管、或电源晶体管和地源晶体管的使用。本发明的一个方面描述了降低更新电流。一个方面描述了减少等待电流。本发明的一个方面描述了降低产生自诸如行解码器和字线驱动器的重复电路的泄露。一个方面描述了执行源晶体管的前期唤醒的方法。教导了多种源晶体管控制机制。教导了电路布局方法，以便使用源晶体管优化集成电路布局。
文档编号G11C7/00GK101501778SQ200680042999
公开日2009年8月5日 申请日期2006年9月22日 优先权日2005年9月23日
发明者孙圣周, 崔明灿, 李瑄珩, 柳承汶, 金宁泰, 韩祥均 申请人:兹莫斯技术有限公司