编程多位闪存设备和相关设备的方法

专利名称：编程多位闪存设备和相关设备的方法
技术领域：
本发明总体上涉及闪存设备,并且M涉及多位闪存设^l^和对其编程的方法。
技术背景包括电可擦可编程只读存^诸器(EEPROM)的NAND闪存已被推荐为电可重写 非易失性半导#賭器。在NAND闪存中，并排安置的^f渚单元的源极和漏极是串 联连接的，并且存储单元的串联连接作为一个单元连接到位线。此外，沿行方向设 置的所有或一半单元被同时写入其中或从中读出。最近，已经研发了能够使数据 项保存在NAND闪速##器中的一个单元的多值务賭器。常规多值^#器可以包括，例如,三个#^诸单元或状态"0"、 "1"、 "2"、 "3"。当 ##单元被擦除时,^^诸单元中的数据处于状态"0"。写入操作导致^^诸单元的阈值 电压提到更高电平。当2位数据被^#在单个##单元时,该2位数据被分成第一 和第二页面数据。第一页面数据和第二页面数据是用地址切换的。当数据被写入^^诸单元时,第 一页面数据被写入然后第二页面数据被写入。当 构成第一页面或第二页面数据的写数据是'T，时,存储单元的阈值电压在写入操作 过程中不发生变化，从而存储单元中的数据保持不变。即数据没有被写入。当构成 第一页面或第二页面数据的写数据是"O，，时,存储单元的阔值电压在写入操作中发 生改变。因此,^f诸单元中的数据发生变化，使得数据被写入。通常假定处于擦除状态的^f诸单元中的数据是状态"o",换言之，第一页面是"i"并且第二页面是'T，，导致"11"。首先,第一页面数据被写入##单元。当写数据是 'T，时,^^渚单元中的数据保持在状态"O"。当写数据是"0"时,##单元中的数据转向 状态'T，。接下来，第二页面数据被写入。在这时候,当写数据"O"被AUf部提供给由于第 一页写入操作而其中数据已经变成状态'T，的存储单元时,存储单元中的数据处于 状态"3"或"00"。而且，当数据"0"被/"卜部提供给由于第 一页写入操作而其数据已保 持在状态"0"的##单元时，^^诸单元中的数据被置处于"2"或"01"。此外,当数据'T，被从外部提供给由于第一页写入操作而其数据已变成状态'T，
的存储单元时，存储单元中的数据^0/^呆持在状态"r，或"io"。此外,当数据"r，被 从外部提供给由于第一页写入操作而其数据已保持在状态"o"的存储单元时,存储单元中的数据一M/^呆持在状态"0"或"11"。在读出操作期间，首先读取第二页面数据然后读取第一页面数据。这样，当第二页面数据被读取时,如果存储单元中的数据处于状态"O"或状态'T，，则读出数据将是 "1"。而凡如果^^诸单元中的数据处于状态"2"或状态"3"，则读出数据将是"0"。为此, 当第二页面数据被读取时,仅^Jt过一次判断操作就能够确定^j诸单元中的数据是处于状态"r，或低于状态"r，还是处于状态"2"或状态"2，，以上。相反,当第一页数据被读取时，如果^H诸单元中的数据处于状态"0"或状态"2",则将要被读取的数据是"i"。如果存储单元中的数据处于状态"r，或状态"3",则将要被 读取的数据是"o"。因此,为了以下确定第一页需要总共三次读取操作确定存储单 元中的数据处于是状态"o，，还是状态"r或以上,确定存储单元中的数据是处于状态 "r，或低于状态"r，还是处于状态"2"或状态"2"以上,以及确定存储单元中的数据是处于状态"2"或低于状态"2"还是处于状态"3"。因此,常规存储器设备需要至少三个读取操作来确定存储单元中数据的状态。在美国专利6,288,935和6,522,580中讨论了试图确定常规j乘作中的读取次数的编程 /读取多位数据的方法。然而,仍需要一种将多位数据编程到存储单元中的改进方 法。发明内容本发明的一些实施例提供了编程多位非易失性^^诸器设备的方法。所述多位 非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元 阵列的#^诸部件。多位数据的第一位(FB)编程为从^^诸部件到^孩单元阵列中的多 个存储单元之一中。多位数据的第二位(SB)编程为^^数据反相从^j诸部件到存 储单元阵列中的多个^i诸单元之一 中。在本发明进一步的实施例中，编程多位幾据的第二位可以包括使用数据反相 #^亍第一 SB程序，#^亍第二 SB程序和^Vf亍第三SB程序来提供多位数据的已编程 第二位。在本发明更进一步的实施例中,使用数据反相的第一 SB编程操作可以包括在 第一 SB编程操作^，将在第一 SB编程操作之前其数据处于FB状态"10"的其 中一个##单元中的数据置为SB状态"10"。
在本发明的一些实施例中,存储部件中的数据可以初L^相，并且执行第一 SB 程序可以包括使用所述反相的数据#^亍第一 SB程序。在本发明的某些实施例中, 在数据反相之后，数据"O"被禁止并且数据'T，被编程。在本发明的进一步实施例中，第二 SB编程操作可以包括在第二 SB程序之后 将在第二SB程序之前其数据处于FB状态"10"的其中一个^f诸单元置为状态"00"。在本发明更进一步的实施例中,第三SB编程操作可以包括在第三SB编程操作 之后将在第三SB编程操作之前其数据处于状态"ll"的其中一个^i诸单元置为状态 "01",以提供多位数据的已编程第二位。在本发明的一些实施例中,使用数据反相编程可以允许多位数据的第二位被编程为具有两个读取操作的^j渚单元。在本发明进一步的实施例中，使用两个读取操作读取多位数据的第二位还包 括将第一读取电压施加到其中一个存储单元并且将第二读取电压施加到其中一个^^渚单元以读取其中一个^f诸单元中多位数据的第二位。在本发明更进一步的实施例中,可以通过将读取电压施加到其中一个^^诸单元 来读取多位数据的第一位，以读取多位数据的第一位。在本发明的一些实施例中,多位数据的第一位可以对应于所述多位数据的最低 有效位(LSB),而多位数据的第二位可以对应于所述多位数据的最高有效位(MSB)。 多位数据可以包括具有状态"O"、状态'T，、状态"2"和状态"3"其中之一的数据，其中 每个状态具有不同的阈值电压，并且其中状态"O，，的MSB是1并且状态"O"的LSB 是l,状态"l"的MSB是0并且状态'T，的LSB是1,状态"2"的MSB是0并且状态"2" 的LSB是0,状态"3"的MSB是1并且状态"3"的LSB是0。在本发明进一步的实施例中，编程多位数据的第二位可以包括从存储部件加 载反相数据，并且基于载入的反相数据将多位数据的第二位编程到多个存储单元 的其中一个，如此使得多位数据的第二位被编程为最大具有两个读取操作。在本发明更进一步的实施例中,编程^j诸部件中多位数据的第 一位可以包括加 载多位数据并且将多位数据的第一位编程到多个^f渚单元的其中一个。可以确定 多位数据的第一位是否已经被正确编程。如果多位数据的第一位没有被正确编 程，那么多位数据的已编程第一位的电平可以逐渐地被改变，直到确定多位数据 的第一位已经被正确编程或已经超出检验周期的最大数。在本发明的某些实施例 中，在多位数据—W口载之前可以复位^^诸部件。在本发明的一些实施例中,存储部件可以包括单个锁存页緩冲器和緩冲器P逭机
存耳^H诸器(RAM)的组合。多位数据的第一位可以^^诸在单个锁存页緩冲器而多 位数据的第二位可以#^渚在緩冲器RAM中。在本发明的某些实施例中，预编程的 数据还可以存储在单个锁存页緩冲器中。在本发明进一步的实施例中，#^诸部件可以包括第一和第二页緩沖器。多位数 据的第一位可以存储在第一页緩冲器而多位数据的第二位可以存储在第二页緩冲 器。在本发明的某些实施例中，第一页緩冲器可以是上部页緩沖器并且第二页緩沖 器可以是下部页緩冲器。在本发明更进一步的实施例中,存储部件可以包括具有第 一和第二锁存器的双 锁存页緩冲器。多位数据的第一位可以存储在双锁存页緩沖器的第一锁存器中， 并且多位数据的第二位可以存—诸在双锁存页緩冲器的第二锁存器中。本发明的某些实施例提供了编程多位非易失性^^诸器设备的方法。所述多位 非易失性存储器设备包括具有多个存储单元的^f诸单元阵列和电耦合至存储单元 阵列的存储部件。所述方法包括将多位数据的第一位编程为从^i诸部件到存储单 元阵列中的多个存储单元之一中。可以使用数据反相将多位数据的第二位编程为 从存储部件到存储单元阵列中的多个存储单元之一中。使用数据反相编程多位数 据的第二位可以包括反相多位数据的第二位并且执行多位数据程序的反相第二位。本发明的进一步实施例提供了具有存储单元阵列和存储部件的多位非易失性 存储器设备。所述存储单元阵列包括多个存储单元。所述存储部件电耦合至所述 存储单元阵列。存储器设备被配置为将多位数据的第一位从存储部件编程到存储 单元阵列中多个存储单元的其中一个，并且使用数据反相将多位数据的第二^^人 ^f诸单元编程到^^诸单元阵列中多个^^诸单元的其中一个。在本发明更进一步的实施例中，存储部件可以包括单个锁存页缓冲器和緩沖器 随才踏取存储器(RAM)的组合。多位数据的第一位可以存储在单个锁存页緩沖器 而多位数据的第二位是^(诸在緩沖器RAM中。预编程的数据可以存储在单个锁存 页緩冲器中。在本发明的一些实施例中，^H诸部件可以包括第 一和第二页緩冲器。多位数据 的第一位可以存储在第一页緩冲器而多位数据的第二位可以存储在第二页緩冲 器。第一页緩沖器可以是上部页緩冲器并且第二页緩冲器可以是下部页緩冲器。在本发明进一步的实施例中,存储部件可以包括具有第一和第二锁存器的双锁 存页緩冲器。多位数据的第一位可以存储在双锁存页緩冲器的第一锁存器中，并
且多位数据的第二位可以^^诸在双锁存页緩冲器的第二锁存器中。在本发明更进一步的实施例中，使用数据反相可以允许多位数据的第二位被编程为具有两个读取操作的##单元。在本发明的一些实施例中，存储器设备还可以进一步被配置为^^数据反相执行第一 SB程序，4W亍第二 SB程序并且#^亍第三SB程序来提供多位数据的第二位。


图1是示出根据本发明某些实施例包括多电平单元(MLC)闪存的闪存系统的框图。图2是示出根据本发明某些实施例的图1的MLC闪存的更详细的方块图。 图3是示出根据本发明某些实施例的页緩冲器的框图。 图4是示出根据本发明某些实施例的多位闪存的多位程序的运行的;財呈图。 图5是示出根据本发明某些实施例的图4的LSB程序的运行的;叙呈图。 图6是示出根据本发明某些实施例的图4的MSB程序的运行的^^呈图。 图7是示出图5至7中所示的根据本发明实施例的闪存状态分布的示意图。 图8是示出图5至7中所示的才艮据本发明实施例的闪存状态分布的示意图。 图9是示出根据本发明某些实施例的图5的LSB编程期间页緩沖器操作的示 意性片匡图。图IO是示出根据本发明某些实施例的图6的MSB"10"编程的淨^呈图。图11是示出根据本发明某些实施例的图10的MSB"10"页緩沖器操作的示意性框图。图12是根据本发明某些实施例的图6的MSB"00"编程的a^呈图。图13是示出冲艮据本发明某些实施例的图12的MSB"OO"页緩沖器操作的示意性才匡图。图14是示出才艮据本发明某些实施例的图6的MSB"01"编程的^^呈图。图15是示出根据本发明某些实施例的图14的MSB"01"页緩冲器操作的示意性框图。图16是示出才艮据本发明其他实施例的闪存i殳备的方块图。图17是示出根据本发明更进一步实施例的闪存设备的方块图。图18是示出根据本发明某些实施例的图17中所示的闪存设备的操作的:;;^呈图。
图19是示出根据本发明某些实施例的图18的LSB编程的操作的^^呈图。 图20是示出根据本发明某些实施例的图18的MSB编程的操作的^^呈图。
具体实施方式
以下参考附图更加充分;^y葛i^^发明,其中示出了本发明的实施例。然而,本发提供这些实施例仅仅是为了使jtb^开内容全面并且完整，并且将本发明的范围充 分传送给本领域技术人员。在所述附图中，为了清^见，元件的大小配置可以 理想化或夸大。应该理解的是，当元件被称为"连接至，，或"岸給至"另一元件时，可以是直接连接 的或耦合至另 一个元件或可以提供插M件。相反,当元件被称为"直接连接至"或 "直接耦合至"另一元件时，没有插入元件存在。相同的编号始终涉及相同的元件。 正如此处4吏用的那样，术语"和/或"包括一个或多个相关联所列项目的任何和所有 组合。应该理解的是，尽管此处^l]了术语第一、第二、第三等等来描述M元件， 组件和/或部分，〗旦^_这些元件、组件和/或部分不应该受到这些术语的限制。这些 术语只用于区别一个元件、组件、或部分与另一个元件、组件或部分。因此，下面 讨论的第一元件，组件或部分在不脱离本发明的范围的情况下可以称作第二元件， 组件或部分。此处使用的术语只是为了描述特殊实施例而不是想限制本发明。正如此处4吏 用的那样，单数形式"a"， "an，，和'论e"意思是也包括复数形式，除非所述背景清楚地 表明了。可以进一步理解为，当在本说明书中使用术语"包^，和/或"包含"时,特指 所述特征、整数、步骤、操作、元件和/或组件的存在，^f旦是不排除一个或多个其 他的特征、整数、步骤、操作、元件、组件和/或其组合的存在或添加。明所属技术领域的技术人员通常理解的含义相同。可以进一步理解的是，诸如通 用词典中定义的那些术语应该解释为具有与相关领域背景和本说明书中的上下文 意思相一致的意思,并且不能被理想化或过度形式化地解释，除非此处明确地这样 定义。如以下参照图i至20所讨论的,本发明的某些实施例提供了编程多位非易失性 存储器设备的方法和相关设备的方法。所述多位非易失性存储器设备包括具有多 个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。多位数据的第一位(FB)被编程为从^f诸部件到^f诸单元阵列中多个##单元的其中一个，而多位 数据的第二位(SB)被编程为使用数据反相从存储部件到存储单元阵列中多个存储 单元的其中一个。根据本发明某些实施例使用数据反相来编程多位数据的第二位 可以允许只通过两个读取操作来读取多位数据,从而减少常规方法中所需要的读取 次数，如此处将参照图1至20进一步讨论的。首先参看图l,将讨论根据本发明某些实施例的、包括多电平单元(MLC)闪存的 闪存系统100。如图1所示，系统100包括库給至外部主机设备120的多位闪存设 备105。如图1中进一步示出的,闪存设备105包括^^渚器110, ^f诸接口 160，緩 冲器RAM 180,控制逻辑170和主机接口 190。在本发明的一些实施例中，多位闪 存设备105和外部主机设备120之间的主机接口 190可以是NOR接口 。应该理解 的是，闪存设备105可以是能够如本文所砂財羊运行的任何闪存设备。例如,在本 发明的一些实施例中，在不脱离本发明的范围的情况下，闪存设备可以是NAND或 NOR闪存设备。在本发明的一些实施例中，闪存设备105可以是OneNAND闪存 设备。OneNAND闪存设备包括NAND单元阵列和闪存设备105和主机120之间 的NOR接口。如图1中进一步示出的，根据本发明某些实施例，^f渚器iio可以包括页缓冲 器140。现在参考图2，将讨论根据本发明某些实施例的、图1的MLC闪存的更 详细的方块图。如图2所示,^j诸器210可以包括存储单元阵列225, fr^码器230 和页緩冲器240。如进一步示出的，^i诸单元阵列225可以包括一个或多个存储 单元。在本发明的一些实施例中，##单元阵列225可以包括NAND闪存的字符串 单元。页緩冲器240电津給至^f诸单元阵列225和緩冲器RAM 180 (图1的)。在 本发明的一些实施例中,页緩冲器240可以包括一个或多个单锁存器245,其被酉己 置为存储多位数据的第一位，该多位数据的第一位将被写入到存储单元阵列225 的其中一个^f诸单元或从^f诸单元阵列225的其中一个^^诸单元中读出。在本发 明的一些实施例中,多位数据的第一位可以是多位数据的最^^"效位(LSB)。页緩沖 器240还配置为在编程操作(写操作)期间存储中间程序数据，如以下将进一步讨论 的。因此,根据本发明某些实施例的页緩冲器240在写入(编程)t喿作期间可以作为驱 动器运作，在读取操作期间作为读出放大器运作。3脉参考图1和2,如进一步示出的,緩冲器RAM180电專給至页緩冲器240。 緩冲器RAM 180被配置为##多位数据的第二位，该多位数据的第二位将被写入 到存储单元阵列225的其中一个^f诸单元中或从^f诸单元阵列225的其中一个存 储单元中读出。在本发明的一些实施例中,多位数据的第二位是多位数据的最高有 效位(MSB)。在本发明的一些实施例中，程序数据可以包括MSB中间编程(写入)数 据，正如以下将要进一步讨论的。在本发明的一些实施例中,緩冲器RAM 180可 以包^l争态RAM (SRAM)或动态RAM (DRAM)。在于2007年5月11日申请的、申请号为11/801,792、标题为MULTI - BIT FLASH MEMORY DEVICES HAVING A SINGLE LATCH STRUCTURE AND RELATED PROGRAMMING METHODS, SYSTEMS AND MEMORY CARDS的正 常转让的美国专利申请中详细地讨论了根据本发明某些实施例的单个锁存器页緩 沖器相结^f吏用的緩冲器RAM,其^p公开内容并入本文之中，以供参考。如在 其中所讨论的,緩冲器RAM比页緩冲器的锁存器占用明显较少的空间。因此,通过 只包括具有单个锁存器的页緩冲器240而不是常规的双锁存器,本发明的某些实施 例可以提供更加紧凑的和集成的^f诸器设备。因此，根据本发明某些实施例的肩^渚 器设备可以适用于小型便携式设备,诸如移动终端等等。再次参照图l,控制逻辑单元170包含控制信号，所述控制信号配置为开始和 结束编程(写入)^喿作和/或读取操作。例如,緩沖器RAM180可以配置为响应于控制 逻辑单元170产生的控制信号，临时^f诸从^f诸单元阵列225至页緩冲器140的 数据。控制逻辑单元的操作对于本领域普通技术人员来说是 /^口的，因此为了简 洁将不在此处更加详细地讨论。尽管参照图1和2讨论的本发明实施例包括緩冲器RAM 180和页緩冲器140 作为存储部件,但是本发明的实施例并不局限于这些配置。应该理解的是，本发明 的实施例可以包括4艮据本发明实施例配置的^f可存储部件。肩—诸部件电耦合至存 储单元阵列225并且配置为^^诸多位数据。例如,在本发明的一些实施例中，如上所述以及在以上纳入本申请中以供参考 的美国专利申请11/801,792中，^#郎件包括单个锁存器页緩冲器和緩冲器随才踏 M储器(RAM)的组合,^f诸在单个锁存器页緩冲器中的多位数据的第 一位和^^诸 在緩冲器RAM中的多位数据的第二位。在本发明的这些实施例中,预编程的数据 可以^(渚在单个锁存器页緩冲器中。在本发明进一步的实施例中，存储部件可以包括如16图所示的第一和第二页 緩冲器1640和1643。特别地，在图16示出的本发明实施例中，多位数据的第一位 可以##在页緩沖器1640、 1643的其中一个，而多位数据的第二位可以^f诸在页 緩冲器1640、 1643的另外一个。在本发明的一些实施例中，第一和第二页緩冲器可 以是上部1643和下部1640页緩冲器，如图16所示。在本发明进一步的实施例中,存储部件可以包括具有第一和第二锁存器的双锁 存页緩冲器1750,如图17所示。多位数据的第一位可以存储在双锁存页緩冲器的 第一锁存器1751中，并且多位数据1753的第二位可以##在双锁存页緩冲器1750尽管以上参照具有MSB和LSB的两位多位数据讨论了本发明实施例，但是 本发明实施例并不局限于这些配置。在不脱离本发明的范围的情况下可以使用三 位或更多位多位数据。现在参考图3将讨论根据本发明某些实施例的页缓冲器的示奮性框图。如图3 所示,页緩冲器300包括PMOS晶体管M2,第一至第七NMOS晶体管Ml和M3 至M8以t个相连的反相器INV1至INV3，如图3所示。根据本发明实施例的 单个锁存器结构307包4封目连的第一和第二反相器INV1和INV2，如图所示。应 该理解的是，图3举例说明了单个页緩冲器单元。根据本实施例的存储器设备可 以包括多个图2的页緩沖器245所示的这些单元。页緩冲器响应于预先充电信号 PRE、在位线(BL)上从^j诸单元阵列225(图2 M妄收的数据、位线选择信号(BLSLT)、 数据和反相数据信号NDi, Di, DIOp和DIOr以及锁存器信号(LCH)而运行。应该 理解的是，当DIOp为高时，4W亍编程操作，而当DIOr为高时，！^憎取操作。 诸如图3的页緩沖器之类的电路对于本领域普通技术人员而言是^H口的，因此为 了简洁此处将省略对^4喿作的详细说明。现在参考图4将讨论示出根据本发明某些实施例的编程方法(写操作)的操作的 伊^呈图。根据本发明某些实施例的编程多位非易失性存储器设备的方法是在多位 非易失性存储器设备中执行的，所述多位非易失性^^诸器设备包括具有多个存储以及16和17所述。如图4所示,操作从块400开始，将多位数据的第一位(FB)编 程为从存储部件到存储单元阵列中的多个^f渚单元之一中。根据本发明的某些实 施例，多位数据的第一位可以是最^^"效位(LSB)。因此，块400的操作可以^y亍 LSB编程，如以下将进一步讨论的。在块420操作继续，使用数据反相将多位数 据的第二位(SB)编程为从存储部件到存储单元阵列中的多个##单元之一中。在 本发明的一些实施例中，多位数据的第二位可以是最高有效位(MSB)。因此，块 420的操作可以是使用数据反相l^f亍MSB编程。应该理解的是，根据本发明的某,如上参照图1至3
些实施例，^^亍MSB编程(块420)时，数据可以从緩冲器RAM180(图l)中重新力口 载到页緩冲器140。现在将参照图5和7讨论根据本发明某些实施例的LSB编程的操作。如图5 所示,操作从块505开始，重置页緩沖器然后加载数据(块515)。执行LSB编程(块 525)。如图7所示,单元阈值电压分酉W人"11"701 (擦除状态)开始。驺3正读取是使用 读耳又字线电压(Vvrfl)^;y于的，如图7所示(块535)。可以确定，对于LSB编程是否 已经达到循环的最大数(块545)。如果确定已经达到循环的最大数(块545),则LSB 编程的操作终止。相反，如果确定没有达到循环的最大数(块545),则确定单元阈值 电压分配是否是"10"(图7的602)(块555)。如果确定单元阈值电压分配是"10"(块 555)，则LSB编程已经通过并且LSB编程的操作被终止。相瓦如果确定单元阈值 分配不是"10"(块555),则字线电压被升高(块565)并且块525至555的操作被重复直 到达到循环的最大数(块545)或者达到单元阈值电压分配"10"(块555)。在本发明的 一些实施例中，升高程序(块565)可以是递增脉冲程序(ISPP),然而本发明的实施例并 不局限于这些配置。换言^如图7的示出LSB编程700的框图中所示那样，LSB编程从单元阈值 配电电压"11"701 (擦除状态)开始，并且在单元阈值分配的"10，702结束。如图5的 ^^呈图所示,该变换不会在一个编程步骤中发生,可能会在最终状态"10"实现之前， 即在通攻块555)被产生之前进行多次程序循环。现在将参照图6和7讨论根据本发明某些实施例的MSB编程的操作。首先参 看图6来讨论示出根据本发明某些实施例的最高有效位(MSB)编程的操作的^^呈 图。如图6所示，操作从块607开始，利用数据反相^Vf亍MSB"10"编程。具体来讲, 如图7所示,利用数据反相710的MSB"10，，编程包括在MSB"10"编程操作之后，将 在MSB"10"编程操作之前其数据处于LSB状态"10"(703)的其中 一个存储单元中的 数据置为MSB状态"10"(704)。应该理解的是，^#郎件中的数据可以是反相的并 且MSB"10"编程可以利用反相数据"i^f亍。因此，根据本发明实施例,数据反相^ 数据"0"被禁止而数据"1"被编程。一S4'j用数据反相的MSB"10"编程被完成,则^Vf亍MSB"00"编程(块617)。如 图7中进一步示出的,MSB"OO"编程操作720包括在MSB"OO，，编程之后，将在 MSB"OO"编程之前其数据处于LSB状态"10"(706)的其中一个^f诸单元中的数据置 为状态"00"(707)。i^,一旦MSB"00，，编程完成，则执行MSB"01"程序(块627)，其提供多位数据的第二位。如图7所示,MSB"01"编程操作730包括在MSB"01"编程操作之后，将 在MSB"01"编程操作之前其数据处于状态"ir(708)的其中一个存储单元中的数据 置为状态"01"(709),以提供多位数据的编程第二位。应该理解的是，图5至7基于具有LSB和MSB的两位多位数据的实施例。 本发明的实施例不局限于这些配置。例如,在不脱离本发明的范围的情况下可以使 用三位或更多位的多位数据。二位(或MSB)编程到具有两个读取操怍的^J诸单元中。例如图8的程序状态分配 表示出了这一点。具体来讲,使用两个读取操作读取多位数据的第二位可以包括将 第一读取电压施加到其中一个存储单元以确定单元的状态是开或关。然后,将第二 读取电压施加到其中 一个存储单元以读取其中 一个存储单元中的多位数据的第二 位。图8还示出了根据本发明实施例将读取电压 口到其中一个^^诸单元以读取 多位数据的第一位(LSB)。如此处讨论的,所述多位数据包括具有状态"O"、状态"1"、状态"2"和状态"3"其 中一个的数据。每个状态具有不同的阈值电压。在本发明的一些实施例中，状态"O" 的MSB是1而状态"0"的LSB是l,状态'T，的MSB是0而状态"l"的LSB是l，状 态"2"的MSB是0而状态"2，，的LSB是0并且状态"3"的MSB是1而状态"3"的LSB 是0。现在将参照图9， 11， 13和15的页緩冲器的示意图以及图10, 12和14的流 程图讨论根据本发明某些实施例的操作。应该理解的是，图9, 11， 13和15中示 出的页緩冲器和图3中示出的页緩冲器相同,但是包括关于各种编程阶段的附加信 息，如此处将进一步讨论的。首先参看图9,将讨论示出根据本发明某些实施例在LSB编程期间的页緩冲器 的示意图。下面将结合图5的it^呈图讨论页緩沖器900的操作。如图9所示,标记 为(1)和(1，)的5^圣对应于页緩冲器900的复位。图9中示出的局部电路910示出了 在复位操作期间第一至第三反相器INV1至INV3周围的数值。复位操作对应于图 5的块505。页緩沖器900的标记为(2)的第_=>5^圣对应于数据通路。如局部电路915和920 所示，举例说明了数据加载期间第一至第三反相器INV1至INV3周围的数值。当 程序数据是"l"时NDi是一直^("0")而Di是逻^^("0"或"L"),并且当程序数据是 "0"时是逻辑高("1")。此时,数据'T，被禁止而数据"O，，被编程。页緩冲器900的数据
加载操作对应于图5的流程图的块515。最后,页緩冲器900的标记为(3)的第三赠4圣对应于编程^^诸单元阵列中的^f诸 单元的编程路径。编程对应于图5的流程图的块525。现在参考图10的流程图和图11的页緩沖器将讨论根据本发明某些实施例在 MSB"10"编程期间页緩冲器的操作。如图11所示，标记为(l)和(1，)的游4圣对应于 页緩冲器1100的复位以及图10的梦d呈图的块1009。图11中示出的局部电路1110 示出了在复位操作期间第一至第三反相器INV1至INV3周围的数值。页緩冲器1100的标记为(2)的第一5^圣对应于数据^^口载之前^f诸单元的先前 数据读取操作。图11中的局部电路1120举例说明了在预先读取操作期间第一至第 三^^目器INV1至INV3周围的可^辜换婆tf直。预先读取操作的操作对应于图10的 流程图的块1019。页緩冲器1100的标记为(3)的第二i^f圣对应于数据通路。如局部电路1130和 1140所示,举例说明了编程操作期间第 一至第三反相器INV1至INV3周围的数值, 当程序数据是"O"时Di —直是低并且NDi是逻辑高("1"),而当程序数据是"l"时 是逻辑低("0"或"L，，)。如上所i4在MSB"10，，操作期间加载到页緩冲器中的数据^^ 向。因此，根据本发明某些实施例在MSB"10"操作之后数据"0"被禁止而数据'T，被 编程。图11的页緩冲器1100的数据加载操作对应于图10的^f呈图的块1029。i^,页缓冲器1100的标记为(4)的第四鴻4圣对应于编程#^渚单元阵列中的存 储单元的电流通路，其对应于图10的流程图的块1039。参见图10的a^呈图,如上参照图5所逸确U否已经iiJ'j MSB"10"编程的循 环的最大数(块1049)。如果确定已经达到循环的最大数(块1049),则MSB"10"编 程的操作终止。相反如果确定没有达到循环的最大数(块1049),则字线电压被升高 并且操作被重复直到达到循环的最大数(块1049)或者达到期望的单元阈值电压分 配。现在参考图12的流程图和图13的页緩沖器将讨论根据本发明某些实施例在 MSB"OO"编程期间页緩冲器的操作。如图13所示,标记为(l)的i !4圣对应于页緩冲器 1300的第一先前数据读取。图13中示出的局部电路1310示出了在第一先前数据 读取操作期间第一至第三反相器INV1至INV3周围的数值。第一先前数据读取操 作的操作对应于图12的;i4i图的块1202。页緩沖器1300的标记为(2)的第一i^圣对应于^、诸单元的第二预先读取。图13 中的局部电路1320举例说明了在第二预先读取操作期间第一至第三反相器INV1至INV3周围的可替换数值。第二先前数据读取操作的操作对应于图12的;/d呈图 的块1212。最后,页緩冲器1300的标记为(3)的第三赠径对应于编程^f渚单元阵列中的存 储单元的电^it路。页緩冲器1300的编程操作对应于图12的块1222。参见图12的流程图，确定是否已经达到MSB"00"编程的循环的最大数(块 1232)。如果确定已经达到循环的最大数(块1232),则MSB"00"编程的操作终止。 相反，如果确定没有达到循环的最大数(块1232),则字线电压被升高并且操作被重 复直到达到循环的另一个最大数(块1232)或达到期望的单元阈值电压分配。现在参考图14的流程图和图15的页緩冲器将讨论根据本发明某些实施例在 MSB"01"编程期间页緩沖器的操作。如图15所示,标记为(3)和(3，)的鴻雀对应于页 緩冲器1500的复位。图15中示出的局部电路1510示出了在复位操作期间第一至 第三反相器INV1至INV3周围的数值。复位的操作对应于图14的流程图的块 1404。标记为(l)的第一i^圣举例说明了根据本发明某些实施例的先前数据读取。图 15中的局部电路1520举例说明了在先前数据读取期间第一至第三反相器INV1至 INV3周围的可替换数值。数据预先读取的操作对应于图14的济d呈图的块1414。页緩冲器1500的标记为(2)的第二^4圣对应于存储单元的数据加载。图15中 的局部电路1530和1540举例说明了在数据加载操作期间第一至第三反相器INV1 至INV3周围的可替换数值。数据加载操作的操作对应于图14的流程图的块1424。最后，页緩冲器1500的标记为(4)的第四蹈在对应于编程^^渚单元阵列中的存 储单元的电流通路。编程操作对应于图14的流程图的块1434。参见图14的流程图，确定是否已经达到MSB"01"编程的循环的最大数(块 1444)。如果确定已经达到循环的最大数(块1444)，则MSB"01"编程的操作终止。 相反，如果确定没有达到循环的最大数(块1444)，则字线电压被升高并且操作被重 复直到达到循环的最大数(块1444)或者达到期望的单元阈值电压分配。现在参考图18,将讨论根据本发明实施例包括如图17所示的双锁存页緩冲器 的才喿作的流程图。操作从块1800开始，拟亍LSB编程。以下将参照图19的力財呈 图进一步讨论4^f亍LSB编程过程中的处理步骤。MSB编程是使用数据反相#^亍的， 其中MSB数据通过两个(双)锁存页緩冲器被重新加载。下面将参照图20进一步讨 论MSB编程的操作。现在参考图19,将讨论实施例中具有双锁存页緩冲器的LSB编程的操作的;产d呈
图。操作从块1905开始，复位双锁存页緩冲器的第一锁存器然后将数据加载到双 锁存页緩冲器的第一锁存器中(块1915)。同样,复位双锁存页緩冲器的第二锁存器 (块1925)并且加载双锁存页緩冲器的第二锁存器(块l935)。执行LSB编程(块l945)。 如图7所示，单元阈值电压分配从"11"701 (擦除状态)开始。验证读取是利用读取字 线电压(Vvrfl)^丸行的，如图7所示(块1955)。确U否已经ii^ LSB编程的循环 的最大数(块1965)。如果确定已经达到循环的最大数(块1965)，则LSB编程的操 作终止。相瓦如果确定没有达到循环的最大数(块1965),则确定单元阈值电压分配 是否是"10"(图7的602)(块1975)。如果确定单元阈值电压分配是"10"(块1975),则 LSB编程已经通过并且LSB编程的操作终止。相反，如果确定单元阈值分配不是 "10，，(块1975),则字线电压被升高(块1985)并且块1945至1985的操作被重复直到达 到循环的最大数(块1965)或者达到单元阈值电压分S己"10，，(块1975)。在本发明的一不局限于这些配置。现在将参照图20的流程图讨论根据本发明实施例的具有双锁存页緩冲器的 MSB编程的操作。操作从块2007开始，利用数据反相经由双锁存页緩冲器^^亍 MSB"10"编程。一^'j用数据反相的MSB"10"编程被完成,则^Vf亍经由双锁存器的 MSB"OO"编程(块2017)。最后，一旦MSB"OO"编程完成,则执行经由双锁存器的 MSB"01"编程(块2027)，其提供多位数据的第二位。以上是本发明的示例性说明而不被认为是对其的限制。虽然已经详细描述了 本发明的一些示例性实施例，但是本领域技术人员将易于理解的是，在本质上不 脱离本发明的新颖教导和优势的情况下，示例性实施例中可能存在许多修改。因此，所有这种修改都被认为包括在权利要求所定义的本发明的范围内。因此，应 该理解的是，以上是对本发明的示例性说明并不被认为是限制于公开的特定实施 例，而ib^公开实施例以及其它实施例的修改都包括在所附权利要求书的范围内。 本申请请求于2006年8月24日申请的韩国专利申请2006-0080698的优先权， 其4^P公开内^4t引用于此以供参考。
权利要求
1 、 一种编程多位非易失性^^诸器设备的方法,所述多位非易失性存储器设备 包括具有多个存储单元的存储单元阵列和电^^至存储单元阵列的^H诸部件，所述方法包括将多位数据的第一位(FB)从存储部件编程到存储单元阵列中的多个务賭单元 的其中一个；和利用数据反相将多位数据的第二位(SB)AM^诸部件编程到存储单元阵列中的 多个^^诸单元的其中一个。
2、如权利要求l所述的方法，其中编程多位数据的第二位包括利用数据反相^^亍第一SB编程；执行第二SB编程；和^^亍第三SB编程以提供多位数据的已编程第二位。
3 、如权利要求2所述的方法，其中利用数据反相的第一SB编程"I剁乍包括在第一 SB编程操作之后将第一SB编程操作之前其数据处于FB状态"10"的其中一个存储 单元中的数据置为SB状态"10"。
4、 如权利要求3所述的方法，其中存储部件中的数据^^相并且其中^Vf亍第一 SB编程包括利用反相数据执行第一SB编程。
5、 如权利要求3所述的方法，其中数据反相之后数据"0"被禁止而其中数据"1" 被编程。
6 、如权利要求2所述的方法，其中第二SB编程操作包括在第二SB程序之后将第 二SB编程之前其数据处于FB状态"10"(已编程的LSB)的其中一个^f诸单元置为状 态"00"。
7 、如权利要求2所述的方法,其中第三SB编程操作包括在第三SB编程操作之后 将在第三SB编程操作之前其数据处于状态"11"的其中一个存储单元置为状态"01" ，以提供多位数据的已编程第二位。
8、 如权利要求l所述的方法，其中利用数据反相编程使得多位数据的第二位 被编程到具有两个读取操作的存储单元中。
9、 如权利要求8所述的方法，其中利用两个读取操作读取多位数据的第二位 进一步包括将第一读取电压 口到其中一个##单元；以及 将第二读取电压施加到其中一个存储单元以读取其中一个存储单元中的多位 数据的第二位。
10、 如权利要求l所述的方法，进一步包括通过将读取电压 口到其中一个存 储单元来读取多位数据的第 一位，以读取多位数据的第 一位。
11、 如权利要求l所述的方法，其中多位数据的第"Hi^应于多位数据的最低 有效位(LSB)并且其中多位数据的第二^^十应于多位数据的最高有效位(MSB)。
12、 如权利要求11所述的方法,其中多位数据包括具有状态"0"、状态"1"、状态 "2，，和状态"3"其中一个的数据，其中每个状态具有不同的阈值电压并且其中状态 "0"的MSB是l而状态"0"的LSB是l，状态"r，的MSB是0而状态"r的LSB是l,状态"2" 的MSB是0而状态"2"的LSB是0，并且状态"3"的MSB是1而状态"3，，的LSB是0。
13、 如权利要求l所述的方法，其中编程多位数据的第二位包括 从^^诸部件加Mi目数据；基于加载的反相数据将多位数据的第二位编程到多个存储单元的其中一个， l吏4寻多位l封居的第二位通过最多两次读耳又才喿作4皮编矛呈。
14、 如权利要求l所述的方法，其中从^f诸部件编程多位数据的第一位包括 加载所述多位数据；将多位数据的第 一位编程到多个^f诸单元的其中 一个；确^A否已经正确地编程了多位数据的第一位；以及如果多位数据的第一位没有被正确地编程，则逐渐增长地改变多位数据的已 编程第一位的电平，直到确定多位数据的第一位已经被正确地编程或者已经超出 马H正周期的最大数。
15、 如权利要求14所述的方法，其中加载所述多位数据是在复位^f诸部件之前 进行的。
16、 如权利要求l所述的方法，其中存储部件包括单个锁存页緩冲器和緩冲器 随片踏耳睹储器(RAM)的组合,多位数据的第 一位被存储在单个锁存页緩冲器而多 位数据的第二位被^f诸在緩冲器RAM中。
17、 如权利要求16所述的方法，其中预编程的数据还存储在单个锁存页緩冲器
18、 如权利要求l所述的方法，其中^^诸部件包括第一和第二页緩沖器,其中多 位数据的第一位##在第一页緩冲器而多位数据的第二位^[诸在第二页緩冲器。
19、 如权利要求18所述的方法,其中第一页緩冲器是上部页緩沖器而第二页緩 冲器是下部页緩冲器。
20、如权利要求l所述的方法，其中^^诸部件包括具有第一和第二锁存器的双 锁存页緩冲器，多位数据的第一位被存储在双锁存页緩冲器的第一锁存器中，而 多位数据的第二位被^f诸在双锁存页緩沖器的第二锁存器中。
21 、 一种编程多位非易失性存储器设备的方法,所述多位非易失性^f诸器设备 包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件，所 述方法包括将多位数据的第一位从存储部件编程到存储单元阵列中的多个存储单元的其 中一个；以及利用数据反相将多位数据的第二位从存储部件编程到存储单元阵列中的多个 ^f诸单元的其中一个，其中利用数据反相编程多位数据的第二位包括 反相多位数据的第二位；以及 ^U亍反相的多位数据的第二位的程序。
22、 一种多位非易失fe^诸器设备包拾具有多个4孩单元的^H诸单元阵列；电耦合至存储单元阵列的存储部件，其中所述存储器设备被配置为将多位数据的第 一位从存储部件编程到存储单元阵列中的多个存储单元的其中 一个并且利用数据反相将多位数据的第二位从存储部件编程到存储单元阵列中多个存储单元 的其中一个。
23、 如权利要求22所述的存储器设备，其中存储部件包括单个锁存页緩沖器 和緩沖器随才踏M"储器(RAM)的组合,多位数据的第一位被^f诸在单个锁存页緩 冲器而多位数据的第二位被^i诸在緩沖器RAM 。
24、 如权利要求23所述的存储器设备，其中预编程的数据^#在单个锁存页緩 冲器。
25、 如权利要求22所述的存储器设备，其中存储部件包括第一和第二页緩冲 器,其中多位数据的第一位存储在第一页緩冲器而多位数据的第二位##在第二页 緩冲器。
26、 如权利要求25所述的存储器设备,其中第 一页緩冲器是上部页緩沖器而第 二页緩冲器是下部页緩冲器。
27、 如权利要求22所述的存储器设备，其中存储部件包括具有第一和第二锁 存器的双锁存页緩冲器，多位数据的第一位被存储在双锁存页緩冲器的第一锁存 器中，而多位数据的第二位被^f诸在双锁存页緩冲器的第二锁存器中。
28、 如权利要求22所述的存储器设备，其中利用数据反相使得多位数据的第 二位利用两次读取操作被编程到^i诸单元中。
29、 如权利要求22所述的存储器设备，其中所述^^诸器设备还被配置为 利用数据反才財W亍第一SB编程；^(/f第二SB编程；和#^亍第三SB编程以提供多位数据的第二位。
全文摘要
提供了编程多位非易失性存储器设备的方法。多位非易失性存储器设备包括具有多个存储单元的存储单元阵列和电耦合至存储单元阵列的存储部件。将多位数据的第一位(FB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个。利用数据反相将多位数据的第二位(SB)从存储部件编程到存储单元阵列中的多个存储单元的其中一个。还提供了相关的存储器设备。
文档编号G11C16/10GK101145396SQ200710170119
公开日2008年3月19日 申请日期2007年8月24日 优先权日2006年8月24日
发明者牟炫宣 申请人:三星电子株式会社