专利名称：模块化存储器控制器时钟控制体系结构的制作方法
技术领域：
本发明涉及计算机系统；尤其是，本发明涉及与存储器件的连接。
技术背景存储器控制器是位于计算机系统内的主板或处理器管芯上的集 成电路，其管理来往于主存储器件的数据流。具体地，存储器控制器 包括对动态RAM (DRAM)进行数据读写所需的逻辑。逻辑的部件 包括用于执行与DRAM有关的事务的时钟控制体系结构(clocking architecture )。时钟控制体系结构通常包括特殊的延迟锁定环(DLL),其用于 发送和接收抗扭斜(de-skew)。然而，常规的时钟控制体系结构需要 相对大量的逻辑部件，以便为单个存储器控制器通道控制所有的抗扭 斜。
以举例的方式对本发明进行说明，但本发明并不局限于说明书附 图中的各个附图，其中相同的参考标记表示相同的元件，且其中 图1是计算机系统的一个实施例的方框图； 图2A和2B示出常规的发送延迟锁定环体系结构； 图3示出常规的接收延迟锁定环体系结构； 图4A和4B示出全局时钟控制体系结构的一个实施例； 图5示出模块化时钟控制体系结构的一个实施例； 图6示出模块化时钟控制体系结构的另一个实施例；以及图7是计算机系统的另一个实施例的方框图。
具体实施方式
对模块化存储器控制器时钟控制体系结构进行说明。在随后对本 发明的详细说明中，阐述了许多的具体细节以便对本发明有全面的理 解。然而，对于本领域技术人员而言，显而易见的是可以在没有这些 具体细节的情况下实施本发明。在其它实例中，是以方框图的形式而 不是详细地示出公知的结构和装置，以避免使本发明难以理解。在本申请中提到的"一个实施例"或"实施例"是指结合实施例 所描述的特定特征、结构或特性包含在本发明的至少一个实施例中。 本申请中多处出现的短语"在一个实施例中"并不一定都是指同一个 实施例。图1是计算机系统100的一个实施例的方框图。计算机系统100 包括耦合到互连105的中央处理单元(CPU) 102。在一个实施例中， CPU 102是可以从California, Santa Clara的Intel Corporation获得的 Pentium⑧处理器家族中的处理器。或者，可以使用其它CPU。例如， 可以将CPU 102实施为多处理器或多处理内核。在另一个实施例中，芯片组107也耦合到互连105。芯片组107 可以包括存储器控制集线器(MCH) 110。 MCH110可以包括耦合到 主系统存储器115的存储器控制器112。主系统存储器115存储数据 和由CPU 102或包括在系统100中的其它装置执行的指令系列。在一个实施例中，主系统存储器115包括一个或多个DIMM，其 包括动态随机存取存储器(DRAM)器件；然而，可以使用其它存储 器类型来实施主系统存储器115。附加装置也可以耦合到互连105， 例如，多CPU和/或多系统存储器。MCH 110可以经由集线器接口耦合到输入/输出控制集线器 (ICH) 140。 ICH 140在计算机系统100内提供与输入/输出(I/O)装置的接口。 ICH 140可以支持I/O互连上的标准I/O操作，所述1/0 互连例如为外围部件互连(PCI)、加速图形端口 (AGP)、通用串行 互连(USB)、低引脚数(LPC)互连、或任何其它种类的I/O互连(未 示出)。在一个实施例中，ICH140耦合到无线收发器160。图7示出计算机系统100的另一个实施例。该实施例中，存储器 控制器112包括在CPU 102之内。因此，存储器115耦合到CPU 102。 此外芯片组107包括控制集线器740。还是该实施例，通过在计算机系统100和存储器115之间传输数 据，存储器控制器执行关于主存储器115的存储器事务。为了执行存 储器事务，存储器控制器112包括具有延迟锁定环(DLL)的时钟控 制机构，所述DLL用于发送抗扭斜和接收抗扭斜。图2A示出常规 的发送延迟锁定环体系结构。在图2A所示的发送侧，机构包括耦合到锁相环(PLL)的DLL 和数个从延迟线。延迟锁定环用作保持对PVT的延迟追踪的部件。 每个从延迟线耦合到相位内插器(PI)和CMOS反相器，该CMOS 反相器进一步耦合到发送器。DLL在其内部的多个延迟元件中的每一个中设置必要的延迟。 该延迟追踪过程、电压和温度(PVT)变化，将其转换为模拟电压(偏 压)并耦合到从延迟线。耦合到每个从延迟线的PI产生更精细的延 迟步长，并将所得到的时钟分配到每一个高速IO发送器，例如线脚 系列终端逻辑(SSTL)驱动器。在实施常规时钟控制机构的存储器控制器中，通常具有11组单 独扭斜的发送器。因此，在发送方向上具有11个从延迟线和相应的 时钟缓冲器。这些时钟控制电路处于集中的位置上，如图2B所示。 因此，常规时钟控制机构的特色是在最初的设计中高速驱动器的物理 位置远离时钟控制电路(例如相距 3000um)。图3示出常规的接收延迟锁定环体系结构。在接收侧，具有从DRAM接收通道选通脉冲或时钟的从延迟线。将从延迟线预编程为 特定的延迟，使得内部选通脉冲或时钟相对于接收数据为中心选通脉 冲(center strobe)。另一个DLL和从延迟线用于为每8位(或字节) 接收数据产生必要的延迟。在典型的单一通道存储器控制器中，具有 8字节的接收数据。因此，将会有八组从延迟线。常规存储器控制器时钟控制机构的问题是存储器控制器使用总 共9个DLL和19个从延迟线来控制单一通道存储器控制器中的所有 抗扭斜。此外，在一个位置上产生发送抗扭斜延迟，然后将其发送到 单独的I/0发送器，所述I/0发送器远离产生位置。这会导致面积和 功率效率低，并且当数据率按比例增加时也会损失抗扭斜设置的准确 性。根据一个实施例，存储器控制器112包括用于发送和接收时钟电 路的时钟控制体系结构，其减少了延迟锁定环的数量和从延迟线的数 量，这导致硅面积和功率的减小，同时提供与常规机构相比更好的分 辨率。图4A示出全局时钟控制机构400的一个实施例。时钟控制机构 400包括PLL 410和数据/命令模块420。每个模块420包括主DLL (MDLL)。根据一个实施例，PLL410为MDLL提供可靠的差分参考 时钟，其提供低抖动的参考时钟。时钟控制机构400还包括高速输入 /输出(HSIO)接口，其有助于与存储器112的数据传输。图4B示出全局时钟控制机构400的另一个实施例，其中每个模 块420中的MDLL的位置具有允许在发送和接收电路之间共享的位 置。该特征改善了精确性、时钟部件的数量和功率。图5示出耦合到PLL 410的模块420的一个实施例。如图5所示， 模块420包括发送和接收时钟控制电路。发送侧显示在图5的上半部 分，而接收侧显示在下半部分。模块420包括MDLL510、从延迟线 520、以及附加部件(例如，PI、反相器等)。在模块420的发送侧，MDLL 510产生抗扭斜时钟和一组PI，以 及维持必要的延迟。PI现在用于发送位抗扭斜。因此在一个实施例 中，与在常规的发送时钟控制部件中采用11条从延迟线相反，实施 11个PI。由于每个PI的尺寸小于每一条从延迟线，因此制造模块420 所需的硅面积减小。在一个实施例中，将MDLL 510所产生的延迟转换为模拟偏置电 压，如图5所示。该偏置电压连接到用于数据接收抗扭斜的从延迟线 520。在该实施例中，对于接收方向不需要额外的DLL，这进一步减 少了所需的硅面积。图6示出模块420的详细视图的一个实施例。图6底部的发送部 件示出鉴相器(PD) 600和MDLL510的延迟元件。除了最后一个延 迟元件，每一个延迟元件的输出都耦合到下一个延迟元件和多路复用 器。最后一个延迟元件的输出耦合到多路复用器和PD 600。因此， 通过多路复用器，PI能够接收所有延迟元件的全部延迟设置，或更 细致的延迟设置。然后，将偏置电压从发送部件发送到接收部件的从延迟线520。 从延迟线也包括经由多路复用器耦合到PI的延迟元件。从延迟线接 收通道接收/时钟选通脉冲。如上所述，模块化时钟控制机构能够使DLL的数量从9个下降 到4个，使从延迟线的数量从19个下降到8个。通过附加的PI向回 提供抗扭斜分辨率。因此，由于对电路部件的最佳和有效使用，使得 与常规的体系结构相比模块化时钟控制机构对于数据率縮放具有更 好的能力。尽管在阅读上述说明之后，本发明的很多变化和修改对于本领 域技术人员而言无疑是显而易见的，但是应该理解的是，通过举例所 示和所述的任何具体实施例决不旨在是限制性的。因此，提及各个实 施例的细节不旨在限制权利要求的范围，权利要求本身只记载那些被认为是对于本发明而言不可缺少的特征。
权利要求
1、一种存储器控制器，包括锁相环(PLL)，其用于产生差分参考时钟；以及耦合到所述PLL的第一时钟控制部件，其包括第一延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；第一组相位内插器，其用于提供数据发送抗扭斜；以及第一组从延迟线，其用于提供数据接收抗扭斜。
2、 如权利要求1所述的存储器控制器，还包括耦合到所述PLL 的第二时钟控制部件，其包括第二延迟锁定环(DLL),其用于接收所述参考时钟并产生发送 和接收延迟抗扭斜时钟信号；第二组相位内插器，其用于提供数据发送抗扭斜；以及 第二组从延迟线，其用于提供数据接收抗扭斜。
3、 如权利要求1所述的存储器控制器，还包括耦合到所述第一 和第二时钟控制部件的高速输入/输出电路。
4、 如权利要求1所述的存储器控制器，其中所述第一DLL包括: 一组延迟元件，其用于接收所述参考时钟并延迟所述参考时钟；以及鉴相器，其用于接收所延迟的参考时钟并产生偏置电压。
5、 如权利要求4所述的存储器控制器，其中将所述偏置电压提 供给所述第一组从延迟线。
6、 如权利要求4所述的存储器控制器，还包括耦合在该组延迟 元件和PI之间的多路复用器。
7、 如权利要求5所述的存储器控制器，其中所述第一组从延迟 线包括第二组延迟元件，其用于接收选通时钟并延迟该选通时钟。
8、 如权利要求1所述的存储器控制器，其中所述PLL提供低抖 动参考时钟。
9、 一种方法，包括延迟锁定环(DLL)从锁相环(PLL)接收差分参考时钟；以及 所述DLL产生发送和接收延迟抗扭斜时钟信号； 一组相位内插器发送提供发送抗扭斜的数据；以及 一组从延迟线提供数据接收抗扭斜。
10、 如权利要求9所述的方法，其中所述DLL产生延迟抗扭斜 时钟信号包括在所述DLL内的一组延迟元件上接收所述参考时钟；以及 延迟所述参考时钟。
11、 如权利要求10所述的方法，还包括在鉴相器上接收所延迟 的参考时钟。
12、 如权利要求11所述的方法，还包括所述鉴相器产生偏置电压。
13、 如权利要求12所述的方法，还包括在该组从延迟线上接收所述偏置电压。
14、 一种计算机系统，包括 动态随机存取存储器(DRAM);以及耦合到所述DRAM的存储器控制器，其包括锁相环(PLL)，其用于产生差分参考时钟；以及耦合到所述PLL的第一时钟控制部件，其具有-第一延迟锁定环(DLL)，其用于接收所述参考时钟并产生发送和接收延迟抗扭斜时钟信号；第一组相位内插器，其用于提供数据发送抗扭斜；以及 第一组从延迟线，其用于提供数据接收抗扭斜。
15、 如权利要求4所述的计算机系统，其中所述存储器控制器 还包括耦合到所述PLL的第二时钟控制部件，其包括第二延迟锁定环(DLL),其用于接收所述参考时钟并产生发送 和接收延迟抗扭斜时钟信号；第二组相位内插器，其用于提供数据发送抗扭斜；以及 第二组从延迟线，其用于提供数据接收抗扭斜。
16、 如权利要求14所述的计算机系统，其中所述存储器控制器 还包括耦合到所述第一和第二时钟控制部件的高速输入/输出电路。
17、 如权利要求14所述的计算机系统，其中所述第一 DLL包括: 一组延迟元件，其用于接收所述参考时钟并延迟所述参考时钟；以及鉴相器，其用于接收所延迟的参考时钟并产生偏置电压。
18、 如权利要求17所述的计算机系统，其中将所述偏置电压提 供给所述第一组从延迟线。
19、 如权利要求17所述的计算机系统，其中所述存储器控制器 还包括耦合在该组延迟元件和PI之间的多路复用器。
20、 如权利要求18所述的计算机系统，其中所述第一组从延迟 线包括第二组延迟元件，其用于接收选通时钟并延迟该选通时钟。
全文摘要
根据一个实施例，公开了一种存储器控制器。该存储器控制器包括用于产生差分参考时钟的锁相环(PLL)以及耦合到PLL的第一时钟控制部件。第一时钟控制部件包括第一延迟锁定环(DLL)，其用于接收参考时钟并产生发送和接收延迟抗扭斜时钟信号；第一组相位内插器，其用于提供数据发送抗扭斜；以及第一组从延迟线，其用于提供数据接收抗扭斜。
文档编号G11C7/10GK101236775SQ20071019977
公开日2008年8月6日 申请日期2007年12月28日 优先权日2006年12月28日
发明者H·Y·杜, M·U·拉希德 申请人:英特尔公司