专利名称：半导体存储器设备的读出放大器电路及其操作方法
半导体存储器设备的读出放大器电路及其操作方法技术领域本公开涉及一种半导体设备，更具体地涉及一种半导体存储器设备的读 出放大器电路及读出位线的方法。
背景技术：
为了读出和放大存储在存储器单元中的数据,半导体存储器设备包括位线读出放大器电路。典型的位线读出放大器的读i方法称为差分对读出，并 且最普遍采用的读出放大器是交叉耦合锁存读出放大器，其中无效读出(即 无效数据的读出)可以通过错配导致，例如，在各电路元件(例如晶体管) 之间的阈值电压的错位。半导体存储器设备中的位线的结构可以分为折叠结构和开放结构。图i是图示传统的折叠(folded)位线结构的示意图，以及图2是图示传统的开放 位线结构的示意图。参照图1,在使用折叠位线结构的半导体存储器设备中，读出放大器 (S/A)块110可由两个存储器单元块100L和100R共享。存储器单元不能 在字线WL和位线对BL一L和/BL—L以及BL—R和/BL—R的每个交叉点形成。单元阵列的尺寸。当读出和放大在存储器单元块100L中的存储器单元数据 时,S/A块110与穿过存储器单元块100L的位线对BL—L和/BL一L连接，并且 使用差分对读出来读出和放大位线对BLL和/BL—L的信号。此时，两条位线 BL—L和/BL—L中的一条被加载对应于存储器单元数据的电压，并且另 一条位 线作为基准电压线。参照图2,在使用开放位线结构的半导体存储器设备中，S/A块210也可 被两个存储器单元块200L和200R共享。存储器单元能在字线WL和位线 BL—L和BL—R的每个交叉点形成。因而，如图2中所示，与使用折叠位线结 构的存储器单元阵列相比，具有开放位线结构的存储器单元阵列的尺寸能够与一个存储器单元块200L中的位线BL—L和在另一个存储器单元块200R中 的位线BLR连接，并且使用差分对读出和放大两条位线BL JL和BL一R的信 号。此时，两条位线BL—L和BL—R中的一条位线BL—L被加载对应于存储器 单元数据的电压，并且另一条位线BL—R作为基准电压线。因而，在开放位 线结构中，在边缘的存储器单元块中存在哑(dummy)单元。哑单元是能正 常操作但不能被使用的存储器单元。结果，开放位线结构在减小存储器单元 阵列的尺寸方面是更有利的，但是具有拥有不能使用的哑单元的缺点。图3是对应于图1中图示的折叠位线结构的传统的交叉耦合锁存器S/A 的电路图。参照图3， S/A块110包括S/A310、隔离晶体管331L、 331R、 332L 和332R、以及预充电电路320。隔离晶体管331L、 331R、 332L和332R被用来选择性地将S/A块110 与在该S/A块110 —侧的存储器单元块或在该S/A块110另 一侧的存储器单 元块连接。当第一隔离信号ISO—L被激活时，第一隔离晶体管331L和332L 被导通以将S/A块110与左边的存储器单元块连接，使得S/A 310读出和放 大在左边存储器单元块中的数据。S/A310是交叉耦合锁存器S/A并且使用差 分对读出来读出和放大位线对BL和/BL的信号。当第二隔离信号ISO—R被激 活时，第二隔离晶体管331R和332R被导通以将S/A块110与右边的存储器 单元块连接，使得S/A 310读出和放大在右边存储器单元块中的数据。换句 话说，S/A 310使用差分对读出来读出和放大在右边存储器单元块的位线对 BL—R和/BL—R的信号。如上所述，在折叠位线结构中，S/A310选择性地与左边或右边的存储器 单元块连接，因此，需要隔离晶体管331L、 331R、 332L和332R。响应于预充电控制信号EQ，预充电电路320使用预定的预充电电压VBL 预充电并平衡位线对BL和/BL。S/A块110还可以包括开关元件341和342,以便选择性地将位线BL和 /BL分别连结至输入/输出线10和/IO。 .图4是对应于图2中所图示的开放位线结构的传统的交叉耦合锁存器 S/A的电路图。参照图4,类似图3中图示的S/A块110, S/A块210包括S/A 310和预充电电路320。然而，S/A块210不需要隔离晶体管331L、 331R、 332L和332R。S/A 310使用差分对读出来读出和放大在S/A块210 —侧的存储器单元块中的位线BL—L的信号，以及在S/A块210的另一侧的存储器单元块中的位 线BL—R的信号。如上所述，传统的交叉耦合锁存器S/A310使用差分对读出来读出和放大 数据，并且需要基准信号。通过使用基准信号的相对比较来读出和放大数据 的S/A310容易错配。特别地，由于包含在S/A310中的各晶体管之间的阈值 电压错配、各晶体管之间的互导错配、或位线负载电容错配，在数据读出中可能出现错误。因此，为了克服出现在开放位线结构中的哑单元、以及由于在交叉耦合 锁存器S/A中的各元件之间的错配而出现的无效数据读出的问题，需要一种 新的位线S/A电路。发明内容本发明的各示例性实施例提供一种位线读出放大器电路和操作位线读出 放大器的方法，该位线读出放大器电路用于在半导体存储器设备中改善数据 读出特性和移除哑单元或减少芯片尺寸。根据本发明的各示例性实施例，提供一种半导体存储器设备的读出放大 器电路。该读出放大器电路包括配置为与位线连接并且读出和放大位线信号 的位线读出放大器，以及配置为基于位线读出放大器的逻辑阈值校准位线的 电压电平的校准电路。在位线的电压电平被校准后，位线读出放大器读出并 放大位线的信号。位线读出放大器可以包括2-级级联锁存器。2-级级联锁存器可以包括具 有与位线连接的输入端子的第一反相器，以及具有与第一反相器的输出端子 连接的输入端子和与位线连接的输出端子的第二反相器，响应于读出控制信 号该第二反向器是启用的/禁用的。校准电路可以包括连接在第 一反相器的输 出端子和位线之间，并响应于校准控制信号被导通或关断的开关元件。根据本发明的各示例性实施例，提供了一种半导体存储器设备包括第 一存储器单元阵列、配置为穿过第一存储器单元阵列的第一位线、配置为与 第一位线连接并读出和放大第一位线的信号的位线读出放大器、以及配置为 基于位线读出放大器的逻辑阈值校准第一位线的电压电平的校准电路。在位 线的电压电平被校准后，位线读出放大器读出并放大第一位线的信号。根据本发明的各示例性实施例， 一种操作半导体存储器设备的方法包括用预定的预充电电压预充电选择性地连接到存储器单元的位线；基于与位线 连接的位线读出放大器的逻辑阈值校准位线的电压电平；通过启用字线并且 将存储器单元连接到位线来执行存储器单元和位线之间的电荷(charge )共享； 以及通过启用位线读出放大器来读出和放大位线的信号。
从以下结合附图的描述，本发明的各示例性实施例将被更详细地了解， 附图中图1是图示传统的折叠位线结构的示意图； 图2是图示传统的开放位线结构的示意图；图3是对应于折叠位线结构的传统的交叉耦合锁存读出放大器的电路图；图4是对应于开放位线结构的传统的交叉耦合锁存读出放大器的电路图；图5是图示在根据本发明的示例性实施例的半导体存储器设备中的、各 存储器单元块和各位线读出放大器块之间的连接的示意图；图6是图示根据本发明的示例性实施例的位线读出放大器块的电路图；图7是图示根据本发明的示例性实施例的位线读出放大器块的电路图；图8图示在图6中图示的读出放大器块的数据读出操作；图9图示在图6中图示的读出放大器块的数据读出后执行的预充电操作；图IO是图示在图6中图示的读出放大器块的操作的信号定时表；图11和图12是图示模拟在图6中图示的读出放大器块的结果的曲线图；以及图13显示图示在模拟根据本发明的各示例性实施例的读出放大器电路 的结果、以及模拟传统的交叉耦合锁存读出放大器电路的结果之间的比较的曲线图。
具体实施方式
参照在其中示出本发明的各示例性实施例的附图，现在将在下文中更全 面地描述本发明的各示例性实施例。然而，本发明可以以许多不同的形式体 现，并且不能被解释为限制于在此阐述的示例性实施例。而是，.提供这些示例性实施例使得本公开将是彻底和完全的，并且将本发明的范围完全地传达 给本领域的普通技术人员。遍及本发明相同的标号指相同的元件。图5是图示在根据本发明的示例性实施例的半导体存储器设备中的存储器单元块和位线读出放大器块之间的连接的示意图。参照图5,位于多个存 储器单元块之间的位线读出放大器(S/A)块310a与至少两个存储器单元块 (例如，第一和第二存储器单元块300L和300R)连接。更具体地，位线S/A 块310a与穿过第一存储器单元块300L的单元阵列的第一位线BLi和穿过第 二存储器单元块300R的单元阵列的第二位线BLj连接，并且可以选择性地 读出和》文大第 一或第二位线BLi或BLj的信号。当在第一存储器单元块300L中的字线WL启用时，位线S/A块310a读 出并放大第一位线BLi的信号，以及当在第二存储器单元块300R中的字线 WL启用时，读出并放大第二位线BLj的信号。当读出和放大第一或第二位 线BLi或BLj的信号时，位线S/A块310a不使用另 一条位线的电压作为基准， 而是具有其自己的值作为基准。换句话说，不像图3和4中图示的传统的交 叉耦合锁存S/A，位线S/A块310a和310b不需要基准位线或补充位线。因 而，根据本发明的各示例性实施例，位于单元阵列的边缘并且与单个存储器 单元块连接的位线S/A块31 Ob能够读出和放大穿过单元阵列的第三位线BLk 的信号，从而防止在边缘的存储器单元块中出现哑单元。6,位线S/A块310a被实现为选择性地与两个存储器单元块连接。因而，如 图5中所示，位线S/A块310a位于两个存储器单元块之间，并且能被用来选 择性地读出和放大两个存储器单元块之一的数据。位线S/A块310a包括S/A 电路、选择性连接电路、以及预充电电路630L、 630R。S/A电路包括位线S/A和校准电路620。位线S/A可以通过2-级级联锁 存器来实现，该2-级级联锁存器可以包括彼此级联连接的第一反相器和第二 反相器611和612。第一反相器61L具有与位线BL连接的输入端子Nl,以 便接收位线BL的信号并且在输出它之前反相位线信号。第一反相器611可 以包括第一上拉(pull-up)晶体管PT1,其连接在第一电源电压LA和输出 端子N2之间并具有与位线BL连接的栅极，以及第一下拉(pull-down)晶体 管NT1,其连接在输出端子N2和第二电源电压LAB之间并也具有与位线 BL连接的栅极。当校准位线S/A611、 612的偏移时，响应于校准控制信号CALS校准电 路620被启用或导通，并且将第一反相器611的输出端子N2连接到位线BL， 使得第一反相器611的输出端子N2和输入端子N1彼此连接。换句话说，校 准电路620提供其中第一反相器611的输出被反馈为第一反相器611的输入 的负反馈，使得位线BL的电压电平被校准为接近第一反相器的逻辑阈值。 逻辑阈值是能导致输出信号的逻辑电平的转变的输入信号的阈值。更具体地， 当输入信号的电平超过逻辑阈值时，输出信号的逻辑电平改变。例如，在当 第一反相器611的输入电压高于0.5V时第一反相器611的输出为逻辑4氐，并 且当该输入电压低于0.5V时为逻辑高的情况下，第一反相器611的逻辑阔值 可以为0.5V。校准电路620可以通过开关元件实现，该开关元件连接在位线 BL或第一反相器611的输入端子N1和第一反相器611的输出端子N2之间， 并且响应于校准控制信号CALS被导通或关断。开关元件可以通过传输门或 晶体管来实现。第二反相器612具有与第一反相器611的输出端子N2连接的输入端子， 以及与位线BL连接的输出端子N3,并且可以响应于第一和第二读出控制信 号SAP和SAN被启用或禁用。更具体地，第二反相器612可以包括第一 读出控制晶体管PT2,其与第一电源电压LA连接并具有接收第一读出控制 信号SAP的栅极；第二读出控制晶体管NT3,其与第二电源电压LAB连接 并具有接收第二读出控制信号SAN的栅极；第二上拉晶体管PT3，其连接在 第一读出控制晶体管PT2和第二反相器612的输出端子N3之间，并具有接 收第一反相器611的输出信号的栅极；以及第二下拉晶体管NT2，其连接在 第二反相器612的输出端子N3和第二读出控制晶体管NT3之间，并具有接 收第一反相器611的输出信号的栅极。第一和第二读出控制信号SAP和SAN 是用于控制第二反相器612的启用/禁用的信号，并且可以在恰当的时间在半 导体存储器设备中产生。第一和第二读出控制信号SAP和SAN的定时将参 照图IO描述。提供选择性连接电路以选择性地连接位线S/A电路611、 612、 620到第 一和第二存储器单元块BLKi和BLKj，或从第一和第二存储器单元块BLKi 和BLKj隔离位线S/A电路611、 6]2、 620,并且可能包括由隔离晶体管实现 的第 一和第二选择性连接器640L和640R。当第 一隔离信号ISO—L被激活时， 响应于第一隔离信号ISO一L的第一选择性连接器640L被导通，并将第一存储器单元块BLKi连接到位线S/A电路611、 612、 620，使得位线S/A电路611 、 612、 620读出和放大在第一存储器单元块BLKi中选择的存储器单元MCi的 数据，即，第一位线BLi的信号。当第二隔离信号ISO一R被激活时，响应于 第二隔离信号ISO R的第二选择性连接器640R被导通，并将第二存储器单 元块BLKj连接到位线S/A电路611、 612、 620，使得位线S/A电路6U、 612、 620读出和放大在第二存储器单元块BLKj中选择的存储器单元(未示出)的 数据，即，第二位线BLj的信号。提供预充电电路630L、630R以将位线BL设置为处于预充电模式的位线 预充电电压VBL。预充电电^各630L、 630R连冲妻在位线BL和位线预充电电 压VBL之间，并且可以响应于预充电控制信号EQ被启用/禁用。除了上述元件外，位线S/A块310a还可以包括另一个元件，例如，用于 选择性地将位线BL连接到数据输入/输出线的开关电路(未示出)。图7是根据本发明的示例性实施例的位线S/A块310b的电路图。位线 S/A块310b实现为与单个存储器单元块连接。因而，如图5中所示，位线S/A 块310b可以位于存储器单元阵列的边缘以便被用来读出和放大在边缘的存 储器单元块的数据。图7中图示的位线S/A块310b的结构与图6中图示的位线S/A块310a 的结构几乎一样。因为位线S/A块310b只与一个存储器单元块连接，然而， 位线S/A块310b不需要第二选择性连接器640R和图6中图示的预充电电路 的部分630R。此外，第一选择性连接器640L也可以不需要。除这些区别之 外，图7中图示的位线S/A块310b的结构和操作与图6中图示的位线S/A块 310a的结构和操作非常类似。因而，将省略其详细地描述。图8图示在图6中图示的位线S/A块310a的数据读出搡作。图IO是图 示图6中图示的位线S/A块310a的操作的信号定时图。在图8和图10中， 假定选择第一存储器单元块BLKi为有源块。参照图6、图8和图10，在有源操作前的备用状态(a)中，预充电控制 信号EQ被激活至第一逻辑电平，例如，逻辑高电平，使得位线BL用预充电 电压VBL预充电。接下来，在启用字线WLi之前的状态(b)中，执行关于 S/A的偏移校准或偏移消除。偏移校准不是改变S/A的特性的处理，而是基 于S/A的逻辑阈值改变位线BL的电压电平的处理。在偏移校准状态(b)中，偏移控制信号CALS被激活至第一逻辑电平，并且响应于被激活至第一逻辑电平的偏移控制信号CAL导通包括在校准电 路620中的晶体管，使得第一反相器611的输入端子N1和输出端子N2彼此 连接。换句话说，第一反相器611的输出端子N2通过负反馈连接到它的输入 端子N1，因而，位线BL的电压电平变为接近于第一反相器611的逻辑阔值。 如上所述，逻辑阈值是当输出电压的逻辑电平从一个状态转变到另一个 时输入电压的电平。然而，根据制造工艺在每个S/A块中的第一反相器的逻 辑阈值可能彼此稍微不同。因而，在S/A的偏移校准后，位线电压可能增加 到比预充电电压高或降低到比预充电电压低。换句话说，位线电压被定义为 "预充电电压+偏移电压=第 一反相器的逻辑阈值，，。偏移电压可能具有正值或 负值。在校准电路620在状态(c)中被关断后，被选择的字线WLi在状态(d) 中被启用。然后，在位线BL和被选择的存储器单元MCi之间执行电荷共享。 结果，位线电压可能从"预充电电压VBL+偏移电压"，即，第一反相器611 的逻辑阈值增加或降低。在电荷共享状态(d)中，第一和第二读出控制信号SAP和SAN被启用 并且第二反相器612被启用。当第二反相器612被启用时，在状态(e)中执 行正反馈。换句话说，第一和第二反相器611和612彼此级联连接，并且第 二反相器612的输出端子N3与第一反相器611的输入端子Nl连接。因而， 在状态(e)中位线信号通过包括第一和第二反相器611和612的2-级级联锁 存器读出和放大。图IO示出了波形(Dl/-Vt)，其中储存在选择的存储器单元MCi中的数 据为逻辑高数据Dl,并且第一反相器611具有预定的负偏移电压-Vt,以及 波形(D0/+Vt)，其中储存在选择的存储器单元MCi中的数据为逻辑低数据 DO,并且第一反相器611具有预定的正偏移电压+Vt。在波形(DlAVt)中， 由于负偏移电压-Vt，在偏移校准期间第一反相器611的输出信号SA1_0和 位线BL的信号都具有稍微低于预充电电压VBL的电平。然而，当执行电荷 共享时，由于逻辑高数据Dl,位线BL的信号电平增加。在读出和放大期间， 位线BL的信号电平迅速地增加。在波形(D0/+Vt)中，由于正偏移电压+Vt, 在偏移校准期间第一反相器611的输出信号SA1一0和位线BL的信号都具有 稍微高于预充电电压VBL的电平。然而，当执行电荷共享时，由于逻辑低数 据DO,位线BL的信号电平降低。在读出和放大期间，位线BL的信号电平迅速地降低。通过上述各级，选择的存储器单元MCi的数据被读出和放大。图9图示在图6中图示的位线S/A块310a的数据读出操作之后执行的预 充电操作。参照图6、图9和图10,在位线S/A块310a的数据读出操作完成 之后，以与数据读出操作的顺序相反的顺序执行预充电操作。在状态(e)中数据读出操作完成之后，字线WLi被禁用，其在状态(f) 中被称为WL断路(shutdown)。接下来，第一和第二读出控制信号SAP和 SAN被禁用，使得在状态(g)中第二反相器612被禁用并且停止数据读出。 接下来，校准控制信号CALS被激活至第一逻辑电平，并且响应于被激活至 第一逻辑电平的校准控制信号CALS导通包括在校准电路620中的晶体管， 使得在状态(h)中第一反相器611的输入端子N1和输出端子N2彼此连接。 同时，预充电电压VBL被施加到位线BL，因而，在状态(h)中能同时执行 偏移校准和位线预充电。当同时执行偏移校准和位线预充电时，能够使位线 的电压迅速到达预充电电压VBL的电平。在状态(i)和(j)中，校准控制信号CALS被去激活到第二逻辑电平， 例如，低逻辑电平，以便禁用校准电路620,并且预充电电压VBL被连续地 施加到位线BL以执行预充电，使得位线BL的电压变成预充电电压VBL的 电平。如上所述，根据本发明的各示例性实施例，在字线被启用之前，形成到 第一反相器的负反馈，使得实现允许位线的电压被设置成接近于第一反相器 的逻辑阈值的偏移校准。当在位线的电压被设置成接近于第一反相器的逻辑 阈值后启用字线时，如果位线的电压电平即使稍微变化，则由于电荷共享第 一反相器的输出信号的电平也可能迅速改变。其后,.当2-级级联锁存器放大 位线的信号时，位线的信号在短时间内能恢复到对应于被读出的数据的电压 电平。因而，能改善数据读出速度。此外，由于S/A的偏移校准，在各元件 (例如包括在S/A中的各晶体管)之间的错配的影响也能被降低。图11和图)2是图示模拟图6中图示的位线S/A块310a的结果的图。图 11图示了模拟一次位线S/A块310a的数据读出操作的结果，以及图12图示 了模拟100次位线S/A块310a的数据读出操作的结果。参照图12，通过偏 移校准来校准的位线BL的电压电平分布在宽范围中，这意味着S/A的偏移 电压的分布是宽的，并且也意味着包括在S/A中的各元件的特性随加工变化而改变。换句话说，由于加工变化可能出现非常多各元件之间的错配。参照图It和图12,尽管元件的特性由于加工变化改变的事实，也没有错误地执行数据读出。图13示出了图示在模拟根据本发明的各示例性实施例的S/A电路的结 果、和模拟传统的交叉耦合锁存S/A电路的结果之间的比较的曲线图。在图 13中，曲线图910图示了传统的交叉耦合锁存S/A电路读出和放大逻辑低数 据DO的情况。曲线图920图示了本发明的示例性实施例的S/A电路读出和 放大逻辑低数据DO的情况。曲线图930图示了传统的交叉耦合锁存S/A电 路读出和放大逻辑高数据Dl的情况。曲线图940图示了本发明的示例性实 施例的S/A电路读出和放大逻辑高数据D1的情况。参照图13,传统的交叉耦合锁存S/A电路具有非常宽的数据读出和放大 速度的分布。换句话说，出现根据加工变化读出和放大数据的速度是非常低 的。相反地，本发明的示例性实施例的S/A电路具有相对窄的数据读出和放 大速度的分布。换句话说，本发明的示例性实施例的S/A电路对加工变化是 不敏感的，因而，不很受各元件(例如包括在S/A中的各晶体管)之间的错 配的影响。如上所述，根据本发明的示例性实施例，S/A电路不很受加工变化或各 元件(例如各晶体管)之间的错配的影响，因而，减少在数据读出中的错误。 结果，改善了数据读出特性。此外，S/A电路不需要另一条位线作为基准， 从而防止哑存储器单元。结果，存储器单元阵列的尺寸能够减小。尽管已经参照其示例性实施例示出并描述了本发明，但本领域的普通技 术人员将理解在此可以进行各种形式和细节的改变，而不背离由权利要求 限定的本发明的精神和范围。相关申请的交叉引用本申请要求于2006年12月22日向韩国专利局提交的申请号为 NO. 1 0-2006-01 33208的韩国专利申请的优先权，在此通过引用并入其公开的全部内容。
权利要求
1.一种半导体存储器设备的读出放大器电路，包括位线读出放大器，配置为与位线连接并且读出和放大位线的信号；以及校准电路，配置为基于位线读出放大器的逻辑阈值校准位线的电压电平，其中在位线的电压电平已经被校准后，位线读出放大器读出并放大位线的信号。
2. 根据权利要求1所述的读出放大器电路，其中位线读出放大器包括 2-级级联锁存器。
3. 根据权利要求2所述的读出放大器电路，其中2-级级联锁存器包括 具有与位线连接的输入端子的第一反相器；以及具有与第一反相器的输出端子连接的输入端子和与位线连接的输出端子 的第二反相器，该第二反向器响应于向其馈送的读出控制信号被启用/禁用。
4. 根据权利要求3所述的读出放大器电路，其中校准电路包括连接在第 一反相器的输出端子和位线之间，并响应于馈到此的校准控制信号被导通或关断的开关元件。
5. 根据权利要求4所述的读出放大器电路，其中开关元件包括晶体管和 传输门之一。
6. 根据权利要求5所述的读出放大器电路，其中第一反相器包括 第一上拉晶体管，其连接在第一电源电压和第一反相器的输出端子之间，并且具有与位线连接的栅极；以及第一下拉晶体管，其连接在第一反相器的输出端子和第二电源电压之间， 并且具有与位线连接的栅极。
7. 根据权利要求6所述的读出放大器电路，其中读出控制信号包括第一读出控制信号和第二读出控制信号，以及 其中第二反相器包括第一读出控制晶体管，其与第一电源电压连接，并且具有接收第一读出 控制信号的栅极；第二读出控制晶体管，其与第二电源电压连接，并且具有接收第二读出控制信号的栅极；第二上拉晶体管，其连接在第一读出控制晶体管和第二反相器的输出端子之间，并且具有接收第一反相器的输出信号的栅极；以及第二下拉晶体管，其连接在第二反相器的输出端子和第二读出控制晶体 管之间，并且具有接收第一反相器的输出信号的栅极。
8. —种半导体存储器设备，包括 第一存储器单元阵列；第一位线，配置为穿过第一存储器单元阵列；位线读出放大器，配置为与第一位线连接，并且读出和^:大第一位线的 信号；以及校准电路，配置为基于位线读出放大器的逻辑阈值校准第一位线的电压 电平，其中在位线的电压电平已经被校准之后，位线读出放大器读出和放大第 一位线的信号。
9. 根据权利要求8所述的半导体存储器设备，其中位线读出放大器包括 第一反相器，其具有与第一位线连接的输入端子；以及第二反相器，其具有与第 一反相器的输出端子连接的输入端子以及与第 一位线连接的输出端子，第二反相器响应于馈到此的读出控制信号被启用/禁用。
10. 根据权利要求9所述的半导体存储器设备，其中校准电路包括开关 元件，其连接在第一反相器的输出端子和第一位线之间，并且响应于馈到此 的校准控制信号被导通或关断。
11. 根据权利要求9所述的半导体存储器设备，还包括 第二存储器单元阵列；以及第二位线，其穿过第二存储器单元阵列，其中位线读出放大器选择性地读出和放大第 一位线的信号和第二位线的信号。
12. 根据权利要求11所述的半导体存储器设备，还包括预充电电路，其 配置为响应于馈到此的预充电控制信号，用预定的预充电电压来预充电第一位线和第二位线。
13.根据权利要求11所述的半导体存储器设备，还包括第 一选择连接电路，其配置为响应于第 一 隔离信号选择性地将第 一位线连接至位线读出放大器；以及第二选择连接电路，其配置为响应于第二隔离信号选择性地将第二位线 连接至位线读出放大器。
14. 一种操作半导体存储器设备的方法，该方法包括 用预定的预充电电压预充电位线，该位线选择性地连接到存储器单元； 基于与位线连接的位线读出放大器的逻辑阈值，校准位线的电压电平； 通过启用字线并且将存储器单元连接至位线，执行在存储器单元和位线之间的电荷共享；以及通过启用位线读出放大器，读出和放大位线的信号。
15. 根据权利要求14所述的方法，其中位线读出放大器由包括2-级级 联锁存器，该2-级级联锁存器包括相互级联连接的第一反相器和第二反相器， 以及其中校准位线的电压电平的步骤包括将第 一反相器的输入端子和输出端子都连接至位线。
16. 根据权利要求15所述的方法，其中读出和放大位线的信号的步骤包 括将第二反相器的输入端子与第一反相器的输出端子连接，以及将第二反 相器的输出端子与位线连接。
17. 根据权利要求16所述的方法，还包括在校准步骤之后以及读出和 放大步骤之前将第 一反相器的输出端子从位线电隔离。
18. 根据权利要求16所述的方法，还包括 禁用字线；禁用第二反相器；以及通过将第一反相器的输出和输入端子都连接至位线，并且对位线施加预 充电电压，同时执行偏移校准和位线预充电。
19. 根据权利要求18所述的方法，其中在偏移校准的步骤之后并且与预 充电位线的步骤同时地执行预充电位线的步骤。
全文摘要
一种半导体存储器设备的读出放大器电路及其操作方法，其中读出放大器电路包括与位线连接来读出和放大位线的信号的位线读出放大器，以及基于位线读出放大器的逻辑阈值来校准位线的电压电平的校准电路。在位线的电压电平被校准之后，位线读出放大器读出和放大位线的信号。位线读出放大器可以包括2-级级联锁存器，其包括具有与位线连接的输入端子的第一反相器；以及第二反相器，其具有与第一反相器的输出端子连接的输入端子和与位线连接的输出端子，并且响应于读出控制信号被启用/禁用。校准电路包括开关元件，其连接在第一反向器的输出端子和位线之间，并且响应于校准控制信号被导通或关断。
文档编号G11C7/12GK101241749SQ200710199789
公开日2008年8月13日 申请日期2007年12月24日 优先权日2006年12月22日
发明者李钟哲, 金明五, 金秀奂 申请人:三星电子株式会社